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電壓直方圖生成

閱讀：688發(fā)布：2020-05-08

專利匯可以提供電壓直方圖生成專利檢索，專利查詢，專利分析的服務。并且公開了一種用于生成 電壓 直方圖的集成 電路 。在示例方面中，集成電路包括 串聯(lián) 耦合的多個延遲級、以及多個計數(shù)器。多個延遲級包括以第一傳播速度傳播第一 信號 的第一信令路徑以及以第二傳播速度傳播第二信號的第二信令路徑。第一傳播速度比第二傳播速度慢，并且兩種速度均取決于電壓。多個延遲級還包括每個相應延遲級的相應到達時間(TOA)檢測電路。相應TOA檢測電路生成相應級時序信號，其指示相應延遲級處的第一信號和第二信號之間的相對到達時間。多個計數(shù)器分別耦合到多個延遲級并且具有相應計數(shù)器值。相應計數(shù)器值響應于相應級時序信號而遞增。，下面是電壓直方圖生成專利的具體信息內容。

1.一種集成電路，包括：
控制電路，被配置為控制第一信號在第一信令路徑上的傳播和第二信號在第二信令路徑上的傳播；
多個延遲級，被串聯(lián)耦合，所述多個耦合級包括：
所述第一信令路徑，被配置為以第一傳播速度傳播所述第一信號，所述第一傳播速度取決于電壓；
所述第二信令路徑，被配置為以第二傳播速度傳播所述第二信號，所述第二傳播速度取決于電壓，所述第一傳播速度比所述第二傳播速度相對較慢；以及
多個到達時間檢測電路，所述多個延遲級中的每個相應延遲級包括相應到達時間檢測電路，所述相應到達時間檢測電路被配置為生成相應級時序信號，所述相應級時序信號指示所述相應延遲級處的所述第一信號和所述第二信號之間的相對到達時間；以及多個計數(shù)器，其分別耦合到所述多個延遲級，每個相應計數(shù)器具有相應計數(shù)器值并且被配置為響應于所述相應級時序信號而遞增所述相應計數(shù)器值。
2.根據(jù)權利要求1所述的集成電路，其中所述控制電路包括信號延遲電路，所述信號延遲電路被配置為相對于所述第一信號沿著所述第一信令路徑的傳播的第一開始，延遲所述第二信號沿著所述第二信令路徑的傳播的第二開始。
3.根據(jù)權利要求2所述的集成電路，其中所述信號延遲電路被配置為提供可編程的可變延遲時段。
4.根據(jù)權利要求1所述的集成電路，其中：
所述多個延遲級的每個相應延遲級的所述相應到達時間檢測電路被配置為：響應于所述第二信號在所述第一信號之前到達所述相應延遲級，來斷言所述相應級時序信號；以及所述多個計數(shù)器中的每個相應計數(shù)器被配置為：響應于所述相應級時序信號被斷言而遞增所述相應計數(shù)器值。
5.根據(jù)權利要求1所述的集成電路，其中所述多個延遲級中的延遲級包括：
第一緩沖器，沿著所述第一信令路徑被設置，所述第一緩沖器具有第一閾值電壓；
第二緩沖器，沿著所述第二信令路徑被設置，所述第二緩沖器具有第二閾值電壓；以及所述第一閾值電壓比所述第二閾值電壓相對較高。
6.根據(jù)權利要求5所述的集成電路，其中每個相應延遲級的所述相應到達時間檢測電路包括：
觸發(fā)器，耦合到所述第一信令路徑和所述第二信令路徑，所述觸發(fā)器包括被配置為產(chǎn)生用于所述相應延遲級的所述相應級時序信號的輸出。
7.根據(jù)權利要求6所述的集成電路，其中所述觸發(fā)器包括：
數(shù)據(jù)輸入，耦合到所述第一信令路徑并且被配置為經(jīng)由所述第一緩沖器的第一輸出接收所述第一信號；以及
時鐘輸入，耦合到所述第二信令路徑并且被配置為經(jīng)由所述第二緩沖器的第二輸出接收所述第二信號。
8.根據(jù)權利要求5所述的集成電路，其中所述第一緩沖器和所述第二緩沖器被配置為使得由于所述第一閾值電壓比所述第二閾值電壓相對較高，所以所述第一信號遍歷所述第一緩沖器比所述第二信號遍歷所述第二緩沖器更慢。
9.根據(jù)權利要求1所述的集成電路，其中：
所述多個延遲級中的每個相應延遲級與多個電壓電平的相應電壓電平相對應；以及每個相應計數(shù)器值被配置為表示與耦合到具有所述相應計數(shù)器值的所述相應計數(shù)器的所述相應延遲級相對應的所述相應電壓電平的出現(xiàn)次數(shù)。
10.根據(jù)權利要求1所述的集成電路，還包括：
多個門，每個相應門耦合在所述多個延遲級的相應延遲級和所述多個計數(shù)器的相應計數(shù)器之間，每個相應門被配置為從所述相應延遲級接收所述相應級時序信號，并且從與所述相應延遲級連續(xù)串聯(lián)耦合的另一延遲級接收另一級時序信號。
11.根據(jù)權利要求10所述的集成電路，其中
所述多個門的每個相應門包括多個異或門(XOR門)的相應XOR門；以及
每個相應XOR門被配置為：如果所述相應級時序信號和另一級時序信號的值不同，則向所述相應計數(shù)器斷言門控級時序信號。
12.根據(jù)權利要求1所述的集成電路，還包括：
多路復用器，具有多個輸入；以及
所述多個延遲級中的兩個或更多個延遲級處的多個分接節(jié)點，每個分接節(jié)點分別耦合到所述多個輸入中的輸入，
其中所述多路復用器被配置為選擇所述多個分接節(jié)點中的分接節(jié)點，以改變所述第一信令路徑和所述第二信令路徑的長度。
13.一種集成電路，包括：
控制電路，被配置為發(fā)起第一信號的第一傳播和第二信號的第二傳播；
多個延遲級，以鏈式布置被串聯(lián)耦合，每個相應延遲級包括：
用于以取決于電壓的第一傳播速度傳播第一信號的裝置；
用于以取決于電壓的第二傳播速度傳播第二信號的裝置，其中所述第二傳播速度比所述第一傳播速度相對較快；以及
用于生成相應級時序信號的裝置，所述相應級時序信號指示所述相應延遲級處的所述第一信號和所述第二信號之間的相對到達時間；以及
多個計數(shù)器，分別耦合到所述多個延遲級，每個相應計數(shù)器具有相應計數(shù)器值并且被配置為：響應于所述相應級時序信號而遞增所述相應計數(shù)器值。
14.根據(jù)權利要求13所述的集成電路，其中所述控制電路包括用于相對于發(fā)起所述第一信號的所述第一傳播來延遲所述第二信號的所述第二傳播的發(fā)起的裝置。
15.根據(jù)權利要求13所述的集成電路，其中：
用于生成的所述裝置包括用于響應于所述第二信號在所述第一信號之前到達所述相應延遲級而斷言所述相應級時序信號的裝置；以及
所述多個計數(shù)器中的每個相應計數(shù)器被配置為響應于所述相應級時序信號被斷言而遞增所述相應計數(shù)器值。
16.根據(jù)權利要求15所述的集成電路，其中用于斷言的所述裝置被配置為響應于所述第二信號的電壓改變而操作。
17.根據(jù)權利要求13所述的集成電路，其中：
用于傳播所述第一信號的所述裝置包括第一緩沖器，所述第一緩沖器被配置為在第一延遲時間之后轉發(fā)所述第一信號；以及
用于傳播所述第二信號的所述裝置包括第二緩沖器，其被配置為在第二延遲時間之后發(fā)送所述第二信號，所述第二延遲時間比所述第一延遲時間相對較短。
18.根據(jù)權利要求13所述的集成電路，其中用于生成所述相應級時序信號的所述裝置包括觸發(fā)器，所述觸發(fā)器被配置為響應于由所述第二信號觸發(fā)而輸出所述相應級時序信號。
19.根據(jù)權利要求13所述的集成電路，其中：
所述多個計數(shù)器中的每個相應計數(shù)器與某個時間內所述集成電路中存在的多個電壓電平的相應電壓電平相對應；以及
每個相應計數(shù)器被配置為產(chǎn)生所述相應計數(shù)器值，以代表隨著時間的推移所述相應電壓電平的出現(xiàn)次數(shù)。
20.根據(jù)權利要求13所述的集成電路，還包括：與所述多個延遲級中的每個相應延遲級相結合：
用于沿著所述鏈式布置檢測相應延遲級的裝置，所述第二信號在所述相應延遲級趕上所述第一信號，用于檢測的所述裝置被配置為觸發(fā)所述相應計數(shù)器以遞增所述相應計數(shù)器值。
21.根據(jù)權利要求13所述的集成電路，還包括：
用于通過沿著用于所述環(huán)回信號的所述鏈式布置選擇性地改變分接節(jié)點來調整電壓確定周期的頻率的裝置。
22.一種用于生成電壓直方圖的方法，所述方法包括：
以基于當前電壓電平的第一傳播速度沿著第一信令路徑傳播第一信號；
以基于當前電壓電平的第二傳播速度沿著第二信令路徑傳播第二信號，所述第二傳播速度比所述第一傳播速度快；
檢測多個延遲級中的每個延遲級處的所述第一信號和所述第二信號之間的相對到達時間；以及
基于所述檢測來跟蹤多個電壓電平隨時間的出現(xiàn)，以生成所述電壓直方圖。
23.根據(jù)權利要求22所述的方法，其中：
所述傳播所述第一信號包括：使用多個第一半導體器件傳播所述第一信號，所述多個第一半導體器件被配置為在給定電壓電平下相對較慢地操作；以及
所述傳播所述第二信號包括：使用多個第二半導體器件傳播所述第二信號，所述多個第二半導體器件被配置為在所述給定電壓電平下相對較快地操作。
24.根據(jù)權利要求22所述的方法，其中所述檢測包括：檢測在所述多個延遲級的每個延遲級處所述第二信號是否比所述第一信號更早到達。
25.根據(jù)權利要求22所述的方法，其中所述跟蹤包括：基于多個電壓確定周期內的所述多個延遲級中的每個延遲級處的所述相對到達時間，來通過創(chuàng)建多個計數(shù)器值來生成所述電壓直方圖，所述多個計數(shù)器值分別代表所述多個電壓電平中的對應電壓電平的多個出現(xiàn)次數(shù)。
26.根據(jù)權利要求22所述的方法，還包括：
改變所述第一信號或所述第二信號中的至少一個信號被環(huán)回以開始分別沿著所述第一信令路徑或所述第二信令路徑的另一傳播的頻率。
27.一種集成電路，包括：
電壓直方圖電路，包括：
多個延遲級，所述多個延遲級中的延遲級包括：
第一緩沖器，被配置為傳輸具有第一延遲時間的第一信號；
第二緩沖器，被配置為傳輸具有第二延遲時間的第二信號；以及
到達時間檢測電路，耦合到所述第一緩沖器和所述第二緩沖器，所述到達時間檢測電路被配置為確定所述延遲級處的所述第一信號和所述第二信號之間的相對到達時間，所述到達時間檢測電路被配置為基于所述相對到達時間來生成級時序信號；以及多個計數(shù)器，分別耦合到所述多個延遲級，每個相應計數(shù)器具有多個計數(shù)器值的相應計數(shù)器值，與所述延遲級相對應的計數(shù)器被配置為響應于所述級時序信號而遞增計數(shù)器值。
28.根據(jù)權利要求27所述的集成電路，其中所述電壓直方圖電路還包括：
控制電路，被配置為在不同時間將所述第一信號和所述第二信號發(fā)射到所述多個延遲級中。
29.根據(jù)權利要求27所述的集成電路，其中所述電壓直方圖電路還包括：
多個門，分別耦合在所述多個延遲級和所述多個計數(shù)器之間，每個相應門耦合到相應延遲級和另一延遲級，每個相應的門被配置為從所述相應延遲級接收一個級時序信號并且從所述另一延遲級接收另一級時序信號，每個相應門被配置為基于所述一個級時序信號和所述另一級時序信號來產(chǎn)生門控級時序信號，
其中與所述延遲級相對應的所述計數(shù)器被配置為響應于所述門控級時序信號而遞增所述計數(shù)器值。
30.根據(jù)權利要求27所述的集成電路，其中：
所述第一緩沖器具有第一閾值電壓，所述第二緩沖器具有第二閾值電壓，所述第二閾值電壓比所述第一閾值電壓相對較低；以及
所述多個計數(shù)器值中的每個相應計數(shù)器值與在所述電壓直方圖電路執(zhí)行多個電壓確定周期的同時出現(xiàn)的多個電壓電平的相應電壓電平的出現(xiàn)次數(shù)相對應。

說明書全文

電壓直方圖生成

技術領域

[0001] 本公開大體上涉及用于電子設備的集成電路中的電壓電平，并且更具體地涉及使得集成電路(IC)能夠生成片上電壓直方圖，該片上電壓直方圖指示隨著時間的推移集成電路上存在的不同電壓電平。

背景技術

[0002] 集成電路芯片用作大多數(shù)現(xiàn)代電子設備背后的大腦。從智能手機到筆記本電腦、從車輛到家用電器、以及從工具到工業(yè)設備，這種芯片廣泛存在。因此，集成電路負責實現(xiàn)通信、導航、娛樂、制造、以及其他能力。這些能力通過處理集成電路內的信號而被提供。通常使用由集成電路產(chǎn)生的電壓電平或電流電平來創(chuàng)建信號。為了確保信號處理被適當?shù)貓?zhí)行，集成電路將電壓電平和電流電平保持在某個規(guī)定范圍內。然而，由于制造期間出現(xiàn)的變化以及操作期間出現(xiàn)的環(huán)境因素的改變，這可能帶來困難。
[0003] 關于制造，一些類型的制造變化以“過程”為特征。術語“過程”涵蓋了基于電路部件(諸如晶體管)如何被構建在半導體晶片上，集成電路預期被如何執(zhí)行。關于操作環(huán)境，環(huán)境因素改變的示例是溫度。簡而言之，各個集成電路芯片基于例如過程、溫度和電壓而表現(xiàn)不同。為了在數(shù)千甚至數(shù)百萬個芯片上提供一致的處理性能，設計人員想要確保集成電路能夠根據(jù)發(fā)布的規(guī)范正確工作。無論集成電路的過程參數(shù)、當前電壓電平或實際溫度如何，都有望維持這種一致性能。
[0004] 為了適應范圍廣泛的潛在操作情況，集成電路具有裕度以確保在給定一些改變變量(諸如電壓)的情況下可以得到規(guī)定性能參數(shù)。通常，具有裕度暗示在集成電路的操作中設計了額外靈活性或余量，使得即使變量偏離理想值或者甚至輕微偏離優(yōu)選值范圍，也有可能正常運轉。為了解決電壓波動的影響，數(shù)字邏輯通常分為時序預算和電壓預算，這些預算被單獨指派了裕度。通過傳統(tǒng)設計途徑，這兩個預算具有過量裕度，并且彼此獨立確定。
[0005] 電壓裕度通常基于潛在最壞情況電壓電平場景而建立，但是這種途徑喪失了一些可用性能余量?？商娲兀梢曰谄骄妷弘娖絹斫㈦妷涸６取榱双@得電路隨時間的推移而經(jīng)歷的平均電壓電平，可以使用帶有端子計數(shù)器的環(huán)形振蕩器。振蕩信號在環(huán)形振蕩器周圍傳播。振蕩信號通過環(huán)形振蕩器的傳播速度取決于電壓。每當振蕩信號傳播完全通過環(huán)時，終端計數(shù)器就會遞增。因此，某個時間段后，終端計數(shù)器所保持的計數(shù)越高，振蕩信號在環(huán)形振蕩器周圍傳播的同時存在的平均電壓電平就越高。因此，環(huán)形振蕩器可以被用于確定隨著時間的推移的平均電壓電平。
[0006] 因此，通過使集成電路具有裕度的傳統(tǒng)途徑，可以考慮最大或最壞情況的電壓電平用于使電壓具有裕度?？商娲?，可以考慮平均電壓電平用于使電壓具有裕度。因此，這兩種傳統(tǒng)途徑都依賴于單個電壓電平值。遺憾的是，如果僅考慮單個電壓電平值，則實現(xiàn)用于使電壓具有裕度的高級靈活策略很困難。發(fā)明內容
[0007] 公開了一種可以生成電壓直方圖的集成電路(IC)。在示例方面中，集成電路包括控制電路、多個延遲級、以及多個計數(shù)器。控制電路被配置為控制第一信號在第一信令路徑上的傳播和第二信號在第二信令路徑上的傳播。多個延遲級串聯(lián)耦合，并且包括第一信令路徑、第二信令路徑、以及多個到達時間檢測電路。第一信令路徑被配置為以第一傳播速度傳播第一信號，其中第一傳播速度取決于電壓。第二信令路徑被配置為以第二傳播速度傳播第二信號，其中第二傳播速度取決于電壓。第一傳播速度比第二傳播速度相對較慢。多個延遲級中的每個相應延遲級包括多個到達時間檢測電路中的相應到達時間檢測電路。每個相應到達時間檢測電路被配置為生成相應級時序信號，其指示相應延遲級處的第一信號和第二信號之間的相對到達時間。多個計數(shù)器分別耦合到多個延遲級。每個相應計數(shù)器具有相應計數(shù)器值，并且被配置為響應于相應級時序信號而遞增相應計數(shù)器值。
[0008] 在示例方面中，公開了一種集成電路。該集成電路包括多個延遲級、多個計數(shù)器、以及控制電路。多個延遲級以鏈式布置串聯(lián)耦合。每個相應延遲級包括用于以取決于電壓的第一傳播速度傳播第一信號的裝置以及用于以取決于電壓的第二傳播速度傳播第二信號的裝置。第二傳播速度比第一傳播速度相對較快。每個相應延遲級還包括用于生成相應級時序信號的裝置，該相應級時序信號指示相應延遲級處的第一信號和第二信號之間的相對到達時間。多個計數(shù)器分別耦合到多個延遲級。每個相應計數(shù)器具有相應計數(shù)器值，并且被配置為響應于相應級時序信號而遞增相應計數(shù)器值?？刂齐娐繁慌渲脼榘l(fā)起第一信號的第一傳播和第二信號的第二傳播。
[0009] 在示例方面中，公開了一種用于生成電壓直方圖的方法。該方法包括：以基于當前電壓電平的第一傳播速度沿著第一信令路徑傳播第一信號。該方法還包括：以基于當前電壓電平的第二傳播速度沿著第二信令路徑傳播第二信號，其中第二傳播速度比第一傳播速度快。該方法還包括：檢測多個延遲級的每個延遲級處的第一信號和第二信號之間的相對到達時間。該方法還包括：基于檢測來跟蹤多個電壓電平隨時間的出現(xiàn)以生成電壓直方圖。
[0010] 在示例方面中，公開了一種集成電路。該集成電路包括電壓直方圖電路。電壓直方圖電路包括多個延遲級和多個計數(shù)器。多個延遲級中的延遲級包括第一緩沖器，其被配置為傳輸具有第一延遲時間的第一信號；以及第二緩沖器，其被配置為傳輸具有第二延遲時間的第二信號。延遲級還包括到達時間檢測電路，其耦合到第一緩沖器和第二緩沖器。到達時間檢測電路被配置為確定延遲級處的第一信號和第二信號之間的相對到達時間。到達時間檢測電路還被配置為基于相對到達時間來生成級時序信號。多個計數(shù)器分別耦合到多個延遲級。多個計數(shù)器中的每個相應計數(shù)器具有多個計數(shù)器值中的相應計數(shù)器值。與延遲級相對應的計數(shù)器被配置為響應于該級時序信號而遞增其計數(shù)器值。附圖說明
[0011] 圖1圖示了示例直方圖和捕獲每個電壓電平的出現(xiàn)次數(shù)的對應計數(shù)器值硬件。
[0012] 圖2圖示了具有用于生成電壓直方圖的多個延遲級和多個計數(shù)器的示例電壓直方圖電路。
[0013] 圖3圖示了由用于沿著電壓直方圖電路傳播第一信號和第二信號的多個延遲級所建立的示例第一信令路徑和示例第二信令路徑。
[0014] 圖4圖示了每個延遲級處的第一信令路徑和第二信令路徑的示例第一緩沖器和示例第二緩沖器，以及用于多個延遲級的相關聯(lián)的控制電路。
[0015] 圖5圖示了用于電壓直方圖電路的多個延遲級中的一個延遲級的示例實現(xiàn)方式。
[0016] 圖6圖示了電壓直方圖電路的圖4的控制電路的示例實現(xiàn)方式。
[0017] 圖7圖示了多個延遲級中的延遲級的另一示例實現(xiàn)方式，其中第一緩沖器和第二緩沖器的閾值電壓不同。
[0018] 圖8描繪了圖示了具有不同閾值電壓的半導體器件的示例場景的多個曲線圖。
[0019] 圖9圖示了包括分別耦合在多個延遲級和多個計數(shù)器之間的多個門的示例電壓直方圖電路。
[0020] 圖10圖示了包括用于實現(xiàn)用于重復電壓確定周期的可編程頻率的電路的示例電壓直方圖電路。
[0021] 圖11是圖示了用于生成電壓直方圖的示例過程的流程圖。
[0022] 圖12圖示了包括可以實現(xiàn)電壓直方圖電路的集成電路的示例電子設備。

具體實施方式

[0023] 通過確定集成電路芯片的裕度的一些傳統(tǒng)途徑，最大或最壞情況的電壓電平被使用。通過其他傳統(tǒng)途徑，平均電壓電平用于被確定裕度。然而，這兩種途徑都依賴于單個電壓電平值，裕度分析以此為基礎。遺憾的是，如果僅考慮單個電壓電平值，則難以實現(xiàn)用于使電壓具有裕度的高級、靈活和自適應策略。
[0024] 單個電壓電平值無法為集成電路提供一系列可能的電壓電平。進一步地，即使確定了最壞情況的電壓電平，傳統(tǒng)途徑也無法提供關于該最壞情況的電壓電平多久可能出現(xiàn)一次的見解。同樣，平均電壓電平不提供關于任何特定電壓電平多久出現(xiàn)一次的信息。在沒有頻率或其他概率信息的情況下，不能采用用于使電壓具有裕度的更復雜的基于統(tǒng)計的技術。因此，已經(jīng)使用傳統(tǒng)途徑具有裕度的集成電路芯片未充分利用。首先，在一些情況下，通過要求芯片停留在基于單個電壓電平值建立的裕度之內，喪失了給定集成電路實際可得到的處理性能的一部分。其次，在其他情況下，可以安全提供令人滿意的性能水平的芯片由于基于單個電壓電平值的具有裕度而被排除在部署之外。
[0025] 與基于單個電壓電平值的傳統(tǒng)具有裕度途徑相反，可以通過實現(xiàn)本文中所描述的電路和過程，使用基于統(tǒng)計的技術來執(zhí)行具有裕度。例如，使用所描述的電壓直方圖電路，可以獲得用于多個電壓電平的頻率或概率數(shù)據(jù)。電壓直方圖可以包括電路在多個電壓電平范圍內經(jīng)歷的每個電壓電平的頻率計數(shù)。因此，這種電壓直方圖指示概率分布，該概率分布代表在任何給定時間出現(xiàn)特定電壓電平的可能性。
[0026] 因此，如本文中所描述的，管芯上電壓直方圖傳感器生成電壓直方圖。電壓直方圖傳感器提供在某個時間段內集成電路所經(jīng)歷的不同電壓電平的頻率計數(shù)值。因此，可以從電壓直方圖中計算出出現(xiàn)某個電壓電平的頻率以及該電壓電平再次出現(xiàn)的概率。可以共同解決電壓和信號時序的概率性質，以使得能夠將靈活的統(tǒng)計方法用于使單個芯片具有裕度。因此，可以部署更大百分比的集成電路芯片，并且可以基于概率電壓信息將部署的那些芯片推向更高的性能水平。
[0027] 在示例實現(xiàn)方式中，具有實現(xiàn)環(huán)形信令拓撲的多個延遲級的電壓直方圖電路被用于生成電壓直方圖。多個延遲級串聯(lián)耦合成延遲級的鏈式布置。多個延遲級中的每個延遲級與多個電壓電平的特定電壓電平相對應。延遲級建立兩個信令路徑，即，傳播速度相對較慢的第一信令路徑和傳播速度相對較快的第二信令路徑。振鈴信號被分為兩部分：第一信號和第二信號。
[0028] 第一信號在相對較慢的第一信令路徑上傳播，而第二信號在相對較快的第二信令路徑上傳播。結果，兩個信號以兩個不同的速度沿著兩個信令路徑傳播，這兩個不同的速度取決于當前電壓電平。在延遲級的鏈式布置開始時，要在更快的第二信令路徑上傳播的第二信號延遲某個延遲時段，該延遲時段可以具有可編程長度。然后，第一信號和第二信號沿著它們各自較慢和較快的信令路徑前進。多個延遲級檢測每個延遲級處的第一信號和第二信號的相對到達時間，以在信號每次圍繞環(huán)形信令拓撲的循環(huán)期間做出電壓確定。
[0029] 在每個電壓確定周期期間，檢測到特定延遲級，在該延遲級處，延遲的但較快的第二信號趕上較慢的第一信號。與該特定延遲級相對應的電壓電平被確定為電壓直方圖電路當前正在其下操作的電壓電平。多個延遲級中的每個延遲級還分別與多個計數(shù)器的計數(shù)器相關聯(lián)。因此，與特定延遲級相關聯(lián)的計數(shù)器增加其計數(shù)器值。當?shù)谝恍盘柡偷诙盘柋画h(huán)回到延遲級的鏈式布置的開始時，重復電壓確定周期多次。沿著延遲級鏈的每個計數(shù)器及其計數(shù)器值分別與相對電壓電平相對應。因此，計數(shù)器值代表隨著時間的推移的不同電壓電平的出現(xiàn)次數(shù)，并且電壓直方圖電路有效用作電壓直方圖傳感器。下文參考圖1對電壓直方圖的原理進行描述。然后參考圖2至圖4，對電壓直方圖電路的示例實現(xiàn)方式進行描述。
[0030] 在一些實現(xiàn)方式中，每個延遲級包括第一緩沖器和第二緩沖器。沿著較慢的第一信令路徑設置第一緩沖器，而沿著較快的第二信令路徑設置第二緩沖器。第一緩沖器建立第一延遲時間，該第一延遲時間比由第二緩沖器建立的第二延遲時間相對較長。這些第一延遲時間和第二延遲時間基于當前電壓電平而變化。例如，第一緩沖器和第二緩沖器可以由在給定電壓電平下分別響應更慢或更快的半導體器件構建。例如，具有不同閾值電壓的緩沖器可以被用于實現(xiàn)第一緩沖器和第二緩沖器。參照圖5至圖8，對延遲級、壓敏緩沖器和相關控制電路的示例實現(xiàn)方式進行描述。
[0031] 在其他實現(xiàn)方式中，采用門控電路以確保計數(shù)器值遞增，其中第二信號首先超越第一信號，而先前和隨后的計數(shù)器值在任何單個電壓確定周期內保持不變。下文參考圖9，對具有門控電路的電壓直方圖電路的示例實現(xiàn)方式進行描述。附加地，可以通過改變用于在給定周期內采用的延遲級的鏈式布置的部分的長度來調整電壓確定周期的頻率。為此，第一信號和第二信號例如使用可選擇的多路復用器從位于沿著鏈式布置的不同位置的多個分接節(jié)點中的選定分接節(jié)點環(huán)回到第一延遲級。參考圖10，對具有可編程頻率的電壓直方圖電路的示例實現(xiàn)方式進行描述。
[0032] 圖1以100大體圖示了示例直方圖102和捕獲每個電壓電平104的出現(xiàn)次數(shù)112的對應計數(shù)器值硬件。示例直方圖102包括電壓電平軸108(其為水平軸或橫坐標軸)以及頻率軸110(其是垂直軸或縱坐標軸)。頻率軸110代表沿著電壓電平軸108代表的每個電壓電平104的不同出現(xiàn)次數(shù)。示例頻率軸110從零(0)次出現(xiàn)擴展到四十(40)次出現(xiàn)，但在給定情形下，其他范圍也可以使用。電壓電平軸108代表不同的電壓電平，其中每個電壓電平104與特定出現(xiàn)次數(shù)112相對應。示例電壓電平軸108跨越多個電壓電平104-1，104-2，104-3…104-n延伸，其中“n”代表某個正整數(shù)。
[0033] 每個相應電壓電平104-1，104-2，104-3…104-n分別與出現(xiàn)次數(shù)112-1，112-2，112-3…112-n相對應。如所示出的，第一電壓電平104-1與第一出現(xiàn)次數(shù)112-1相對應，其在該示例中為十(10)次出現(xiàn)。第二電壓電平104-2與第二出現(xiàn)次數(shù)112-2相對應，其被示出為總計二十(20)次出現(xiàn)。第三電壓電平104-3與第三出現(xiàn)次數(shù)112-3相對應，其在本文中等于三十五(35)次出現(xiàn)?！暗趎”個電壓電平104-n與具有八(8)次出現(xiàn)的“第n”個出現(xiàn)次數(shù)112-n相對應。
[0034] 因此，直方圖102代表隨時間的推移出現(xiàn)不同電壓電平的頻率。通常，電壓直方圖并入了提供特定電壓電平104將在任何給時序間出現(xiàn)的可能性的概率分布的數(shù)據(jù)。例如，通過將35除以跨越多個電壓電平104-1…104-n的觀察到的出現(xiàn)總數(shù)，可以確定要出現(xiàn)第三電壓電平104-3的可能性。
[0035] 如所圖示的，計數(shù)器值硬件可以存儲多個出現(xiàn)次數(shù)112-1…112-n，以在電路中實現(xiàn)直方圖102提供的頻率數(shù)據(jù)或概率。本文中，每個出現(xiàn)次數(shù)112與多個電壓電平104-1…104-n中的觀察到的電壓電平104相對應。因此，通過存儲多個出現(xiàn)次數(shù)112-1…112-n，計數(shù)器值硬件可以有效地在電路中實現(xiàn)電壓直方圖。如圖1中所描繪的箭頭所指示的，多個出現(xiàn)次數(shù)112-1，112-2，112-3…112-n中的每個出現(xiàn)次數(shù)分別存儲為多個計數(shù)器值106-1，106-
2，106-3…106-n中的一個計數(shù)器值106。多個計數(shù)器值106-1，106-2，106-3…106-n中的每個相應計數(shù)器值106與集成電路在某個時間范圍內可以經(jīng)歷的多個電壓電平104-1，104-2，
104-3…104-n中的相應電壓電平104相對應。在圖2中還示出了多個計數(shù)器值106-1，106-2，
106-3…106-n和多個電壓電平104-1、104-2，104-3…104-n，以說明電壓直方圖電路。
[0036] 圖2圖示了用于生成電壓直方圖的示例電壓直方圖電路200，其具有多個延遲級202-1，202-2，202-3…202-n以及多個計數(shù)器206-1，206-2，206-3…206-n。多個延遲級202-
1，202-2，202-3…202-n以延遲級的鏈式布置彼此串聯(lián)耦合。按照從左到右的順序，初始或第一延遲級202-1耦合到第二延遲級202-2，而第二延遲級202-2耦合到第三延遲級202-3。
延遲級的序列繼續(xù)到最后或“第n”個延遲級202-n。多個延遲級202-1，202-2，202-3…202-n中的每個延遲級202分別與多個電壓電平104-1、104-2，104-3…104-n的電壓電平104相對應。
[0037] 多個延遲級202-1，202-2，202-3…202-n可以形成環(huán)。為了實現(xiàn)環(huán)，多個延遲級202-1，202-2，202-3…202-n被配置為使得信號傳播通過延遲級的至少一部分，然后反饋到一系列延遲級，諸如第一延遲級202-1。如所示出的，根據(jù)環(huán)形拓撲，振鈴信號208在多個延遲級202-1，202-2，202-3…202-n的鏈式布置上傳播。在示例操作中，在第一延遲級202-1處發(fā)起振鈴信號208的傳播。傳播繼續(xù)通過第二延遲級202-2、第三延遲級202-3、其他中間延遲級(未示出)、以及第n個”延遲級202-n。然后，振鈴信號208被反饋回到第一延遲級202-1，以實現(xiàn)具有環(huán)形拓撲的電路。
[0038] 多個延遲級202-1，202-2，202-3…202-n中的每個延遲級202分別與多個計數(shù)器206-1，206-2，206-3…206-n的計數(shù)器206相對應。多個計數(shù)器206-1，206-2，206-3……206-n中的每個計數(shù)器206包括或被配置為產(chǎn)生多個計數(shù)器值106-1，106-2，106-3…106-n中的相應計數(shù)器值106。進一步地，多個延遲級202-1，202-2，202-3…202-n中的每個延遲級202分別生成多個級時序信號204-1，204-2，204-3…204-n中的級時序信號204。多個延遲級
202-1，202-2，202-3…202-n中的每個延遲級202向多個計數(shù)器206-1，206-2，206-3…206-n中的相應計數(shù)器206提供多個級時序信號204-1，204-2，204-3…204-n中的相應級時序信號
204。
[0039] 在示例操作中，振鈴信號208在多個延遲級202-1，202-2，202-3…202-n上傳播，并且被反饋回以實現(xiàn)環(huán)形拓撲。一旦每個電壓確定周期(例如，由通過環(huán)的振鈴信號208觸發(fā))，基于電壓直方圖電路200正在經(jīng)歷的當前電壓電平104來觸發(fā)延遲級202。例如，如果當前電壓電平是第三電壓電平104-3，則觸發(fā)第三延遲級202-3。響應于這種觸發(fā)，第三延遲級202-3斷言第三級時序信號204-3。第三延遲級202-3還向第三計數(shù)器206-3提供斷言的第三級時序信號204-3。響應于第三級時序信號204-3被斷言，第三計數(shù)器206-3遞增第三計數(shù)器值106-3(例如，“+1”)。在隨后的電壓確定周期中，因此在通過多個延遲級202-1，202-2，
202-3…202-n的振鈴信號208的另一觸發(fā)中，計數(shù)器206基于當前電壓電平104來遞增相應計數(shù)器值106。參考圖3，對振鈴信號208的示例實現(xiàn)方式及其傳播特性進行描述。
[0040] 圖3圖示了電壓直方圖電路200的另一示例實現(xiàn)方式。多個延遲級202-1，202-2，202-3…202-n建立第一信令路徑302和第二信令路徑304。第一信令路徑302提供取決于電壓的第一傳播速度306。第二信令路徑304提供取決于電壓的第二傳播速度308。電壓直方圖電路200還包括控制電路316，該控制電路耦合到多個延遲級202-1…202-n的鏈式布置。振鈴信號208包括至少兩個部分：第一信號312和第二信號314。振鈴信號208的從最后一個延遲級(諸如“第n”個延遲級202-n)延伸到控制電路316的部分被標記為環(huán)回信號310。環(huán)回信號310代表振鈴信號208的反饋部分。
[0041] 在示例實現(xiàn)方式中，第一信號312以第一傳播速度306沿著第一信令路徑302傳播，而第二信號314以第二傳播速度308沿著第二信令路徑304傳播。第一傳播速度306和第二傳播速度308均取決于電壓。例如，傳播速度可以取決于電壓直方圖電路200當前正在其下操作的電壓電平104。由于傳播速度差異，所以信號在一個信令路徑上的傳播比信號在另一信令路徑上的傳播快。比如，第一傳播速度306可以比第二傳播速度308慢。因此，在這種情況下，第二信號314在第二信令路徑304上的傳播比第一信號312在第一信令路徑302上的傳播快。
[0042] 通常，在電壓直方圖電路200的示例操作中，控制電路系統(tǒng)316在不同時間發(fā)射第一信號312和第二信號314?？刂齐娐废到y(tǒng)316相對于第一信號312沿著第一信令路徑302的傳播的第一開始，延遲第二信號314沿著第二信令路徑304的傳播的第二開始。因為第一信號312和第二信號314分別以不同速度在第一信令路徑302和第二信令路徑304上傳播，所以這兩個信號在不同的相對時間到達不同的延遲級，這些不同的相對時間也沿著鏈式布置而變化。每個相應延遲級202基于相應延遲級202處第一信號312和第二信號314之間的相對到達時間來斷言相應級時序信號204。進一步地，因為第二信號314比第一信號312傳播得更快，所以沿著多個延遲級202-1…202-n的鏈式布置，第二信號314最終超越第一信號312。
[0043] 更具體地，控制電路系統(tǒng)316延遲更快信號的發(fā)射，該更快信號在本文中是第二信號314。因此，首先發(fā)起第一信號312以第一傳播速度306沿著第一信令路徑302的第一傳播。此后，控制電路316發(fā)起第二信號314以第二傳播速度308沿著第二信令路徑304的第二傳播。因為第二傳播速度308比第一傳播速度306快，所以第二信號314最終在某個延遲級202處趕上第一信號312。假設第二信號314在第一信號312之前到達第三延遲級202-3。作為這種相對到達次序的結果，第三延遲級202-3斷言對應的第三級時序信號204-3。響應于斷言的第三級時序信號204-3，第三計數(shù)器206-3遞增第三計數(shù)器值106-3。
[0044] 因為第一傳播速度306和第二傳播速度308取決于當前電壓電平104，所以多個延遲級202-1，202-2，202-3…202-n中的每個延遲級202分別與多個電壓電平104-1，104-2，104-3…104-n中的電壓電平104相對應(如圖2所示)。因此，沿著多個延遲級202-1…202-n的鏈狀布置的第二信號314趕上第一信號312的位置與相對電壓電平104相對應，該相對電壓電平104與多個電壓電平104-1，104-2，104-3…104-n的其他實例不同。下文對不同延遲級和不同相對電壓電平之間的這種關系進行進一步描述。通過使用兩個傳播信號，電壓直方圖電路200可以在每個電壓確定周期或通過多個延遲級202-1…202-n的鏈式布置的振鈴信號208進行每次循環(huán)時進行電壓電平測量。
[0045] 圖4圖示了電壓直方圖電路200的另一示例實現(xiàn)方式。在圖4中，第一信令路徑302包括多個第一緩沖器，而第二信令路徑304包括多個第二緩沖器。沿著多個延遲級202-1，202-2，202-3…202-n的鏈式布置，每個相應延遲級202處包括相應第一緩沖器402和相應第二緩沖器404?？刂齐娐?16包括使能電路406和信號延遲電路408，以控制通過電壓直方圖電路200的信號的流動。
[0046] 多個延遲級202-1…202-n的每個第一緩沖器402有助于沿著第一信令路徑302創(chuàng)建第一信號312的第一傳播速度306。同樣，多個延遲級202-1…202-n的每個第二緩沖器404有助于沿著第二信令路徑304創(chuàng)建第二信號314的第二傳播速度308。本文中參考圖5、圖7和圖8，尤其關于建立與電壓有關的傳播速度，對第一緩沖器402和第二緩沖器404的示例進行進一步描述。
[0047] 如所圖示的，控制電路316包括使能電路406和信號延遲電路408。使能電路406耦合到信號延遲電路408。使能電路406接收使能信號410和環(huán)回信號310。使能電路406產(chǎn)生第一信號312并且將第一信號312提供給信號延遲電路408和第一信令路徑302兩者。信號延遲電路408從使能電路406接收第一信號312并且產(chǎn)生第二信號314。信號延遲電路408將第二信號314提供給第二信令路徑304?？刂齐娐?16基于使能信號410來發(fā)起振鈴信號208沿著多個延遲級202-1，202-2，202-3…202-n的鏈式布置的循環(huán)。
[0048] 更具體地，使能電路406控制振鈴信號208是否正在循環(huán)，因此控制電壓直方圖電路200作為電壓直方圖傳感器是否正在檢測不同的電壓電平。例如，如果未斷言使能信號410，則使能電路406防止振鈴信號208傳播。另一方面，響應于斷言的使能信號410，使能電路406在第一延遲級202-1的第一緩沖器402處發(fā)起第一信號312沿著第一信令路徑302的第一傳播。從而，使能信號406響應于接收到環(huán)回信號310而發(fā)送另一電壓改變(例如，從高到低或從低到高)作為第一信號312的一部分。
[0049] 控制電路系統(tǒng)316通常被配置為在不同時間分別沿著第一信令路徑302和第二信令路徑304發(fā)射第一信號312和第二信號314。信號延遲電路408提供用于相對于第一信號312的第一傳播的發(fā)起來延遲第二信號314的第二傳播的發(fā)起的功能。為此，信號延遲電路
408通過提供例如可編程的可變延遲時段來實現(xiàn)延遲時段。響應于第一信號312的接收，信號延遲電路408啟動與延遲時段相對應的計時器。在延遲時段到期之后，信號延遲電路408在第一延遲級202-1的第二緩沖器404處啟動第二信號314沿著第二信令路徑304的第二傳播。延遲時段可以是可調整的，以應對不同的感興趣電壓電平范圍、當前工作參數(shù)等。參照圖6，對使能電路406和信號延遲電路408的示例部件進行描述。
[0050] 圖5總體上以500圖示了圖4的多個延遲級202-1…202-n的鏈式布置的延遲級202的示例實現(xiàn)方式。如所示出的，延遲級202包括第一緩沖器402、第二緩沖器404、以及到達時間檢測電路506。第一緩沖器402接收第一信號312，減慢第一信號312跨越第一緩沖器402的遍歷，然后輸出第一信號312用于發(fā)送到隨后的連續(xù)延遲級(圖5中未示出)。第一緩沖器402通過在第一信號312遍歷第一緩沖器402的同時使第一延遲時間502流逝來減慢第一信號312的遍歷。在第一延遲時間502之后，第一緩沖器402發(fā)送第一信號312。第二緩沖器404接收第二信號314，減慢第二信號314跨越第二緩沖器404的遍歷，然后輸出第二信號314用于發(fā)送到同一隨后的連續(xù)延遲級(圖5中未示出)。第二緩沖器404通過在第二信號314遍歷第二緩沖器404的同時使第二延遲時間504流逝來減慢第二信號314的遍歷。在第二延遲時間
504之后，第二緩沖器404發(fā)送第二信號314。第二延遲時間504比第一延遲時間502短，使得第二信號314可以比第一信號312更快地傳播。
[0051] 到達時間檢測電路506耦合到第一緩沖器402和第二緩沖器404。第一緩沖器402傳輸具有第一延遲時間502的第一信號312，然后將第一信號312提供給該時間到達檢測電路506。第二緩沖器404傳輸具有第二延遲時間504的第二信號314，然后將第二信號314提供給到達時間檢測電路506。因此，到達時間檢測電路506從第一緩沖器402接收第一信號312，并且從第二緩沖器404接收第二信號314?；诘谝恍盘?12和第二信號314，到達時間檢測電路506確定哪個信號首先到達延遲級202、一個信號是否在另一信號之后到達、第二信號314是否在第一信號312之前到達、它們的某種組合等等。
[0052] 到達時間檢測電路506基于相對到達時間檢測來產(chǎn)生級時序信號204。因此，級時序信號204指示延遲級202處第一信號312和第二信號314之間的相對到達時間。例如，如果第二信號314在第一信號312之前到達延遲級202，到達時間檢測電路506可以斷言級時序信號204。下文參考圖7，對到達時間檢測電路506以及兩個緩沖器的示例實現(xiàn)方式進行描述。盡管到達時間檢測電路506在延遲級202內進行緩沖之后接收第一信號312和第二信號314，但是到達時間檢測電路506可以可替代地在由第一緩沖器402和第二緩沖器404進行內部緩沖之前接收信號中的一個或多個信號。
[0053] 圖6圖示了電壓直方圖電路200(例如，圖3和圖4)的控制電路316的示例實現(xiàn)方式。控制電路系統(tǒng)316包括使能電路406和信號延遲電路408。如參照圖4所描述的，使能電路406接收使能信號410和環(huán)回信號310，并且基于其來產(chǎn)生第一信號312。向第一延遲級202-1和信號延遲電路408提供第一信號312。因此，信號延遲電路408除了可編程延遲長度信號606之外還接收第一信號312?；诘谝恍盘?12和可編程延遲長度信號606，信號延遲電路408在延遲時段612之后輸出第二信號314。信號延遲電路408將第二信號314提供給第一延遲級
202-1。
[0054] 在一些示例實現(xiàn)方式中，以邏輯一或高電壓值來斷言信號。在這種場景下，可以使用至少一個NAND門602來實現(xiàn)使能電路406。根據(jù)邏輯NAND操作，如果使能信號410被斷言，則NAND門602驅動第一信號312以具有與環(huán)回信號310的值相對的值。因此，在每個電壓確定周期內每次通過一系列多個延遲級202-1，202-2，202-3…202-n(例如，圖3和圖4)傳播或循環(huán)之后，第一信號312使值翻轉(例如，從“0”到“1”，反之亦然)。
[0055] 使能電路406將第一信號312供應給信號延遲電路408。信號延遲電路408包括多路復用器604(Mux)和多個延遲線610-1，610-2，610-3和610-4。多路復用器604包括四個輸入、一個控制輸入、以及一個輸出。第一信號312耦合到多個延遲線610-1，610-2，610-3和610-4中的每個延遲線。每個延遲線610可以包括一個或多個延遲緩沖器608，為了清楚起見，其中僅一些緩沖器用附圖標記“608”明確表示。第一延遲線610-1不包括延遲緩沖器。第二延遲線610-2包括三個延遲緩沖器608。第三延遲線610-3包括六個延遲緩沖器608。第四延遲線610-4包括九個延遲緩沖器608。
[0056] 每個延遲緩沖器608使第一信號312在信號延遲電路408內的傳播減慢或延遲一個延遲單元。因此，第二延遲線610-2使第一信號312延遲三個延遲單元。第三延遲線610-3使第一信號312延遲兩倍于第二延遲線610-2，并且第四延遲線610-4使第一信號312延遲三倍或九個延遲單元。多個延遲線610-1，610-2，610-3和610-4中的每個延遲線耦合到多路復用器604的四個輸入中的一個輸入。可編程延遲長度信號606耦合到多路復用器604的控制輸入。通過四個單獨的延遲線610-1，610-2，610-3和610-4，可以使用比如兩個位線來實現(xiàn)可編程延遲長度信號606。多路復用器604的輸出提供第二信號314。
[0057] 在操作中，可編程延遲長度信號606的值使用多路復用器604從多個延遲線610-1，610-2，610-3和610-4中有效地選擇延遲線610，從而確定信號延遲電路408的延遲時段612。
通過選擇形成四個圖示的延遲線的一部分的零個、三個、六個或九個延遲緩沖器，該示例中的延遲時段612可以持續(xù)零個、三個、六個或九個延遲單元。通常，延遲時段612可以被編程為時間長度，該時間長度使得第一信號312能夠在最高電壓電平下被第二信號314超越之前傳播通過大多數(shù)延遲級，以增加電壓電平粒度。因此，基于可編程延遲長度信號606的值，多路復用器604選擇四個延遲線610-1，610-2，610-3和610-4中的一個延遲線。因此，多路復用器604輸出第二信號314作為已經(jīng)被選定的延遲時段612延遲的第一信號312的版本。
[0058] 盡管在圖6中示出了并且上文描述了四個延遲線610-1，610-2，610-3和610-4以實現(xiàn)不同的延遲時段，但是更多或更少的延遲線可以可替代地被實現(xiàn)為信號延遲電路408的一部分以實現(xiàn)更多或更少的不同延遲時段。此外，盡管每個延遲線610包括一定數(shù)目的延遲緩沖器(例如，零個、三個、六個或九個)，但是可以可替代地實現(xiàn)每個延遲線610不同數(shù)目的延遲緩沖器。
[0059] 圖7總體上以700處圖示了例如圖4的多個延遲級202-1，202-2，202-3…202-n的延遲級202的另一示例實現(xiàn)方式。本文中，第一傳播速度306的電壓依賴性和第二傳播速度308的電壓依賴性由具有不同相應閾值電壓的第一緩沖器402和第二緩沖器404產(chǎn)生。為了描述第一緩沖器402和第二緩沖器404如何影響單個延遲級202內的信號時序，第一信號312和第二信號314分成兩部分。第一信號312包括第一緩沖器402之前的傳入第一信號702和第一緩沖器402之后的傳出第一信號706。第二信號314包括第二緩沖器404之前的傳入第二信號704和第二緩沖器404之后的傳出第二信號708。在圖7中，到達時間檢測電路506(圖5)被實現(xiàn)為觸發(fā)器710。
[0060] 在示例實現(xiàn)方式中，第一緩沖器402具有第一閾值電壓，而第二緩沖器404具有第二閾值電壓。第一閾值電壓例如比第二閾值電壓相對較高。因此，第一緩沖器402的第一閾值電壓在本文中被稱為較高閾值電壓(較高Vt)，而第二緩沖器404的第二閾值電壓在本文中被稱為較低閾值電壓(較低Vt)。在圖7中，觸發(fā)器710被實現(xiàn)為具有“D”輸入或數(shù)據(jù)輸入、“Q”輸出和時鐘輸入的“DQ”觸發(fā)器。然而，可替代地，可以實現(xiàn)其他觸發(fā)器類型。
[0061] 如所示出的，第一緩沖器402的第一輸入接收傳入第一信號702。第一緩沖器402的第一輸出在第一延遲時間502之后提供傳出第一信號706，其基于較高閾值電壓(更高Vt)。第二緩沖器404的第二輸入接收傳入第二信號704。第二緩沖器404的第二輸出在第二延遲時間504之后提供傳出第二信號708，第二延遲時間504基于較低閾值電壓(較低Vt)。觸發(fā)器
710的數(shù)據(jù)輸入接收傳出第一信號706，并且觸發(fā)器710的時鐘輸入接收傳出第二信號708。
觸發(fā)器710的輸出提供級時序信號204。因此，當由傳出第二信號708觸發(fā)觸發(fā)器710的時鐘輸入時，級時序信號204的值基于傳出第一信號706的值。
[0062] 現(xiàn)在，還參考圖3、圖4和圖6，對示例操作進行描述。第一信號312具有第一傳播速度306，由于與第二緩沖器404的較低閾值電壓相比較第一緩沖器402的閾值電壓較高，所以該第一信號312的第一傳播速度306比第二信號314的第二傳播速度308慢。(下文參考圖8的曲線，對不同閾值電壓對相對信號傳播速度的影響進行描述)。由于不同的閾值電壓，所以與第二信號314沿著第二信令路徑304的傳播相比，第一信號312沿著第一信令路徑302的傳播更慢。然而，由于信號延遲電路408所建立的延遲時段612，所以第一信號312相對于第二信號314被提供了“領先”。因為每個延遲級202的每個第二緩沖器404的較低的閾值電壓，所以第二信號314在第一信號312上獲得增益。最終，第二信號314趕上第一信號，甚至沿著多個延遲級202-1…202-n的鏈式布置超過第一信號312。
[0063] 觸發(fā)器710提供用于響應于第二信號314在第一信號312之前到達相應延遲級202來斷言相應級時序信號204的功能。為此，觸發(fā)器710檢測在哪個延遲級202，第二信號314基于一個或多個信號值趕上第一信號312或已經(jīng)超過第一信號312。在第一場景中，在所圖示的延遲級202處，第一信號312仍在第二信號314的前面。因此，當用于傳出第二信號708的電壓改變到達以經(jīng)由時鐘輸入觸發(fā)觸發(fā)器710時，第一信號706已經(jīng)采用了當前電壓確定周期內的當前值。通過該第一場景，觸發(fā)器710的輸出提供級時序信號204的當前值。
[0064] 相比之下，對于第二場景，第二信號314趕上第一信號312，因此在第一信號312到達第一緩沖器402的輸出之前，到達第二緩沖器404在所圖示的延遲級202處的輸出。因此，當傳出第二信號708的電壓改變到達以經(jīng)由觸發(fā)器710的時鐘輸入來觸發(fā)觸發(fā)器710時，傳出第一信號706仍然具有先前電壓確定周期內的先前值。通過第二場景，觸發(fā)器710的輸出提供級時序信號204的先前值。
[0065] 在這兩種場景中，延遲級202提供級時序信號204的值，該值指示第一信號312和第二信號314之間的相對到達時間。例如，在每個延遲級202處輸出兩個信號在當前電壓確定周期內的當前值，對于該延遲級，第一信號312仍領先于第二信號314。然而，在每個延遲級202處輸出兩個信號在先前電壓確定周期內的先前值，對于每個延遲級202，第二信號314已趕上第一信號312。下文參考圖9，對一種標識最早延遲級202的技術進行描述，在該延遲級
202處，第二信號314趕上第一信號312，因此該延遲級202與當前電壓電平104相對應。
[0066] 圖8描繪了曲線圖集合800，其圖示了具有不同閾值電壓的電路的示例場景。曲線圖集合800的上半部分包括多電壓曲線圖802，而下半部分包括第一電壓曲線圖812、第二電壓曲線圖814、以及第三電壓曲線圖816。曲線圖集合800共同圖示了緩沖器具有兩個不同閾值電壓的緩沖器如何可以在緩沖器中建立兩個不同的延遲時間。通過將具有兩個不同閾值電壓的緩沖器分別分配給兩個不同的信令路徑，這兩個不同的延遲時間產(chǎn)生兩個不同的信令路徑的兩個不同的傳播速度。
[0067] 對于多電壓曲線圖802，水平軸或橫坐標軸代表晶體管的柵極和源極之間的電壓、或Vgs軸804。垂直軸或縱坐標軸代表通過晶體管的漏極的電流、或Id軸806。在一些實現(xiàn)方式中，柵極至源極電壓(Vgs)代表最小電壓差，在該最小電壓差下，可觀或足夠的電流可以在源極端子和漏極端子之間流動。給定柵極、源極和漏極晶體管部件，曲線圖集合800屬于場效應晶體管(FET)。然而，該原理也適用于其他電路部件，其包括其他晶體管類型，諸如雙極結型晶體管(BJT)。跨越晶體管的柵極端子和源極端子的三個不同電壓差在多電壓曲線圖802中被標記，并且用垂直虛線指示：第一電壓(V1)、第二電壓(V2)、以及第三電壓(V3)。
[0068] 描繪了跨越多電壓曲線圖802的兩個閾值電壓(Vt)曲線。實曲線代表較低閾值電壓曲線(較低Vt)。虛曲線代表較高閾值電壓曲線(較高Vt)。在較高閾值電壓曲線上方繪制了較低閾值電壓曲線。該繪制指示在任何給定柵極到源極電壓(Vgs)電平下，閾值電壓曲線越低，漏極電流(Id)電平就越高。因此，與具有較高閾值電壓(較高Vt)的另一緩沖器相比較，具有較低閾值電壓(較低Vt)的一個緩沖器被較早打開，或者在任何給定電壓電平下具有更多電流流動。
[0069] 然而，如從多電壓曲線圖802顯而易見的，較高閾值電壓和較低閾值電壓之間的漏極電流(Id)差隨著Vgs電壓電平的增加而減小。如所示出的，電流差在第一電壓(V1)和第二電壓(V2)之間減小，并且在第二電壓(V2)和第三電壓(V3)之間再次減小。由這些不同的電壓電平對信令產(chǎn)生的時間影響用曲線圖集合800的下半部分中的三個曲線圖說明。通常，這三個較低曲線圖圖示了在更快信號沿著多個延遲級202-1…202-n的鏈式布置趕上較慢信號之前，流逝了多少時間。
[0070] 第一電壓曲線圖812與第一電壓(V1)相對應，第二電壓曲線圖814與第二電壓(V2)相對應，第三電壓曲線圖816與第三電壓(V3)相對應。曲線圖812，814和816中的每個曲線圖具有相同的軸。所圖示的軸是：水平時間軸或橫坐標時間軸808和垂直級軸或縱坐標級軸810。每個曲線圖包括兩個線，其中每個線描繪了隨著時間的流逝信號通過越來越多的延遲級的移動。在每個曲線圖中，實線代表在信令路徑上傳播的信號，該信令路徑由具有相對較低閾值電壓(較低Vt)的多個緩沖器形成。虛線代表在信令路徑上傳播的信號，該信令路徑由具有相對較高閾值電壓(較高Vt)的多個緩沖器形成。因此，流過較低Vt緩沖器的信號的實線比流過較高Vt緩沖器的信號的虛線更陡峭或具有更大的斜率。
[0071] 然而，兩個線之間的相對陡度或兩個斜率之間的差在曲線圖之間從左到右減小。如第一電壓曲線圖812所示，實線和虛線在第一點處相交，該第一點與第一特定時間和第一特定延遲級相對應。在第二電壓曲線圖814中，實線和虛線在第二點相交，該第二點與第二稍后時間和第二稍后延遲級相對應。在第三電壓曲線圖816中，實線和虛線在第三點處相交，該第三點與第三甚至更晚時間和第三甚至更晚延遲級相對應。
[0072] 通過查看曲線圖集合800，顯而易見的是，隨著電壓從第一電壓(V1)增加到第二電壓(V2)，然后再增加到第三電壓(V3)，在較快的信號超越較慢的信號之前，信號在越來越長的時間內行進到越來越遠的延遲級。較快的信號與較低的閾值電壓(較低Vt)相對應，而較慢信號于較高的閾值電壓(較高Vt)相對應。因此，在諸如第一電壓(V1)之類的相對較低的電壓電平下，較快的信號可以相對較快地趕上較慢的信號。相比之下，在諸如第三電壓(V3)之類的相對較高的電壓電平下，較快的信號(在時間和延遲級數(shù)方面)要花費更長來趕上較慢的信號。因此，更快的信號(例如，第二信號314)趕上較慢的信號(例如，第一信號312)的延遲級202隨著電壓電平104增加而位于沿著多個延遲級202-1…202-n的鏈式布置的更遠處。
[0073] 圖9圖示了電壓直方圖電路200的另一示例實現(xiàn)方式，其包括多個門902-1，902-2，902-3…902-n。多個門902-1，902-2，902-3……902-n分別耦合在多個延遲級202-1，202-2，
202-3…202-n與多個計數(shù)器206-1，206-2，206-3…206-n之間。如所圖示的每個延遲級202處的兩個三角形和一個正方形所指示的，圖9中的多個延遲級202-1…202-n與圖7的示例實現(xiàn)方式相對應。然而，可以以備選方式來實現(xiàn)延遲級。如所示出的，每個門902可以被實現(xiàn)為例如異或門(XOR門)。然而，在其他實現(xiàn)方式中，可以使用不同類型的門、多個門等來實現(xiàn)多個門902-1…902-n中的每個門902。
[0074] 如所圖示的，每個相應門902耦合到相應延遲級202以接收相應級時序信號204。每個相應門902還耦合到與相應延遲級連續(xù)串聯(lián)耦合的另一延遲級202，以便還從另一延遲級202接收另一級時序信號204。因此，每個門902在其兩個輸入處從兩個不同的但連續(xù)的延遲級接收兩個級時序信號。基于這兩個級時序信號，每個門902在其輸出處產(chǎn)生門控級時序信號904。例如，第二門902-2接收第一級時序信號204-1和第二級時序信號204-2，并且產(chǎn)生第二門控級時序信號904-2。
[0075] 因此，多個門902-1，902-2，902-3…902-n中的每個相應門902生成多個門控級時序信號904-1，904-2，904-3…904-n的相應門控級時序信號904。多個門902-1，902-2，902-3…902-n中的每個門902將多個門控級時序信號904-1，904-2，904-3…904-n的相應門控級時序信號904提供給多個計數(shù)器206-1，206-2，206-3…206-n中的相應計數(shù)器206。本文中，門控級時序信號904是指已經(jīng)被處理或路由通過至少一個門902的級時序信號204。第一門
902-1還接收與低值或高值相關的電壓906，使得如果第一級時序信號204-1指示第二信號
314已經(jīng)在第一延遲級202-1趕上了第一信號312，則第一門902-1斷言第一門控級時序信號
904-1。
[0076] 接下來，對多個門902-1，902-2，902-3…902-n的操作進行描述。在圖7的延遲級202的上下文中，對電壓直方圖電路200的周期性進行描述，該圖7描繪了傳入信號和傳出信號。更具體地，參考圖6和圖7，對在連續(xù)的電壓確定周期之間在高值和低值之間交替的電壓值鏈的創(chuàng)建進行描述。在任何給定的電壓確定周期中，一旦第二信號314趕上第一信號312，則傳出第二信號708使觸發(fā)器710觸發(fā)以便輸出前一電壓確定周期的電壓值。因為使能電路
406的NAND門602，沿著信令路徑傳播的值使每個電壓確定周期翻轉。采用多個門902-1，
902-2，902-3…902-n來確保第二信號314趕上第一信號312的最早延遲級202使對應計數(shù)器
206遞增相關聯(lián)的計數(shù)器值106，而把其他后續(xù)計數(shù)器206排除在遞增其計數(shù)器值之外。
[0077] 為了使得最早計數(shù)器206沿著多個延遲級202-1…202-n的鏈式布置能夠遞增相關聯(lián)的計數(shù)器值106，每個相應門902都要考慮相應級時序信號204的值和連續(xù)(例如，如所示出的先前)級時序信號204的值。通過每個門902的XOR門實現(xiàn)方式，實現(xiàn)邏輯XOR操作。因而，如果兩個相鄰級時序信號具有不同的值，則相應門控級時序信號904被斷言，但是如果兩個相鄰級時序信號具有相同的值，則不被斷言。例如，如果第二信號314在第二延遲級202-2處趕上第一信號312，則第二門902-2接收具有不同的值的兩個級時序信號(例如，第一級時序信號204-1和第二級時序信號204-2)。然而，后續(xù)門(諸如第三門902-3)接收具有相同值的兩個級時序信號，因此沒有斷言后續(xù)門控級時序信號。這樣，最早計數(shù)器206的計數(shù)器值106遞增，但是其他計數(shù)器值不變。
[0078] 圖10圖示了電壓直方圖電路200的另一示例實現(xiàn)方式。在該示例中，電壓直方圖電路200包括用于實現(xiàn)電壓確定周期的可編程頻率的電路。每個電壓確定周期是第一信號312和第二信號314通過多個延遲級202-1，202-2，202-3…202-n的鏈式布置的一個遍次。因此，每個電壓確定周期包括一個計數(shù)器值106在相關聯(lián)的計數(shù)器206處的遞增，以及環(huán)回信號310從最后延遲級202到第一延遲級202-1或到控制電路316(例如，圖4和圖6)的反饋。然而，電壓確定周期中的最后延遲級202可以是可編程的，從而改變電壓確定周期出現(xiàn)的頻率，如參考圖10所解釋的。
[0079] 如圖10所示的電壓直方圖電路200的示例實現(xiàn)方式與圖9的示例實現(xiàn)方式類似。然而，在圖10中，在多個延遲級202-1…202-n的鏈式布置上方描繪了實現(xiàn)可編程操作頻率的部件。如所示出的，該實現(xiàn)方式包括具有多個輸入和一個輸出的多路復用器1004、多個延遲級處的多個分接節(jié)點1008-1，1008-2和1008-3、以及多個環(huán)回信號310-1，310-2和310-3。換而言之，代替圖4所描繪的單個環(huán)回信號310，多個環(huán)回信號分別耦合在多個不同的分接節(jié)點與多路復用器1004的多個輸入之間。
[0080] 具體地，第一分接節(jié)點1008-1設置在第一延遲級202-1處，第二分接節(jié)點1008-2設置在第三延遲級202-3處，并且第三分接節(jié)點1008-3設置在“第n個”延遲級202-n處。每個分接節(jié)點1008與沿著第一信號312在其上傳播的第一信令路徑的相應延遲級202的輸出節(jié)點相對應。然而，分接節(jié)點可以與延遲級的鏈式布置的不同節(jié)點相對應。同樣，可以可替代地實現(xiàn)不同數(shù)目的環(huán)回信號。進一步地，分接節(jié)點可以設置在與本文中所描述的延遲級不同的延遲級處。
[0081] 如圖10所示，第一環(huán)回信號310-1、第二環(huán)回信號310-2、以及第三環(huán)回信號310-3分別耦合在第一分接節(jié)點1008-1、第二分接節(jié)點1008-2、以及第三分接節(jié)點1008-3與多路復用器1004的第一輸入、第二輸入、以及第三輸入之間。多路復用器1004基于可編程頻率信號1006來產(chǎn)生選擇的環(huán)回信號1002，該可編程頻率信號1006選擇耦合到多路復用器1004的輸入的環(huán)回信號中的一個環(huán)回信號。然后，選擇的環(huán)回信號1002被反饋給控制電路316(圖10中未示出)。如果第一延遲級202-1要是給定電壓確定周期內的最后一個延遲級，則多路復用器1004被編程為選擇第一環(huán)回信號310-1。如果第三延遲級202-3要是給定電壓確定周期內的最后一個延遲級，則多路復用器1004被編程為選擇第二環(huán)回信號310-2。并且如果“第n”延遲級202-n要是給定電壓確定周期內的最后一個延遲級，則多路復用器1004被編程為選擇第三環(huán)回信號310-3。
[0082] 因此，多路復用器1004可以使用不同的環(huán)回信號來選擇第一信號312和第二信號314遍歷每個電壓確定周期的若干個遍歷的延遲級。這可以通過選擇多個分接節(jié)點1008-1，
1008-2和1008-3中的分接節(jié)點1008以改變第一信令路徑302和第二信令路徑304(例如，圖
4)的長度來實現(xiàn)。多路復用器1004和多個環(huán)回信號310-1，310-2和310-3提供了用于通過針對環(huán)回信號310選擇性地改變沿著多個延遲級202-1…202-n的鏈式布置的分接節(jié)點1008來調整電壓確定周期的頻率的功能。
[0083] 如上文所描述的，每個延遲級202或計數(shù)器206與電壓電平104相對應。因此，每個相關聯(lián)的計數(shù)器值106代表對應電壓電平104的出現(xiàn)次數(shù)。給定電壓電平104的電壓值可以通過執(zhí)行校準過程來確定。為了校準電壓直方圖電路200，一系列不同的已知電壓被施加到電壓直方圖電路200。對于每個已知電壓，在等待時段之后，讀出第一分接的值。然后，通過基于已知電壓對分接值進行插值來計算電壓電平。
[0084] 以下偽代碼提供了示例校準流程：
[0085]
[0086] 其中使用以下等式確定電壓電平：
[0087] V＝interp(Tap,Vdd,T)；％將分接轉換為電壓。
[0088] 圖11是圖示了用于生成電壓直方圖的示例過程1100的流程圖。以一組框1102-1108的形式描述過程1100，這些框指定了可以執(zhí)行的操作。然而，對于可以以備選次序或完全或部分重疊的方式來實現(xiàn)操作，操作不一定限于圖11所示或本文中所描述的次序。電壓直方圖電路200(例如，圖2、圖3、圖4、圖9、或圖10)可以執(zhí)行由過程1100的所示的框代表的操作。更具體地，過程1100的操作可以由多個延遲級202-1，202-2，202-3…202-n；多個計數(shù)器206-1，206-2，206-3…206-n；或多個門902-1、902-2、902-3…902-n執(zhí)行。
[0089] 在框1102處，第一信號以基于當前電壓電平的第一傳播速度沿著第一信令路徑傳播。例如，電壓直方圖電路200可以以基于當前電壓電平104的第一傳播速度306沿著第一信令路徑302傳播第一信號312。比如，第一信號312可以沿著第一信令路徑302遍歷多個延遲級202-1…202-n中的每個延遲級的第一緩沖器402，其中該第一緩沖器402的閾值電壓相對較高。
[0090] 在框1104處，第二信號以基于當前電壓電平的第二傳播速度沿著第二信令路徑傳播，其中第二傳播速度比第一傳播速度快。例如，電壓直方圖電路200可以以基于當前電壓電平104的第二傳播速度308沿著第二信令路徑304傳播第二信號314。在傳播期間，第二信號314可以沿著第二信令路徑304遍歷多個延遲級202-1…202-n中的每個延遲級中的第二緩沖器404，其中第二緩沖器404的閾值電壓相對較低。在本文中，因為每個第二緩沖器404的閾值電壓比每個第一緩沖器402的閾值電壓低，所以第二傳播速度308比第一傳播速度306快。
[0091] 在框1106處，檢測在多個延遲級的每個延遲級處第一信號和第二信號之間的相對到達時間。例如，電壓直方圖電路200可以檢測多個延遲級202-1，202-2，202-3…202-n的每個延遲級202處第一信號312和第二信號314之間的相對到達時間。為此，新到達的第二信號314可以觸發(fā)觸發(fā)器710以鎖存第一信號312的值，以檢測該值是否與電壓直方圖電路200周圍的電壓確定周期的當前值或先前值相對應。
[0092] 在框1108處，基于檢測來跟蹤多個電壓電平的出現(xiàn)。例如，電壓直方圖電路200可以基于相對到達時間的檢測來跟蹤隨時間的推移多個電壓電平104-1，104-2，104-3…104-n的出現(xiàn)次數(shù)112-1，112-2，112-3…112-n。每當電壓直方圖電路200在某個跟蹤周期內檢測到相應電壓電平104時，與相應電壓電平104相對應的計數(shù)器206可以比如遞增相關聯(lián)的計數(shù)器值106。
[0093] 框1102處的第一信號傳播的示例實現(xiàn)方式可以包括：使用多個第一半導體器件來傳播第一信號312，該多個第一半導體器件被配置為在給定電壓電平下相對較慢地操作?？?104處的第二信號傳播的示例實現(xiàn)方式可以包括：使用多個第二半導體器件來傳播第二信號314，該多個第二半導體器件被配置為在給定電壓電平下相對較快地操作。第一半導體器件和第二半導體器件可以使用比如具有上文參考圖7和圖8所描述的不同閾值電壓的晶體管來實現(xiàn)。
[0094] 框1106處的檢測的示例實現(xiàn)方式可以包括：檢測多個延遲級202-1，202-2，202-3…202-n的每個延遲級202處第二信號314是否比第一信號312更早到達?？梢员粚崿F(xiàn)為觸發(fā)器710的到達時間檢測電路506可以基于當觸發(fā)器710的時鐘輸入被觸發(fā)時輸出的信號值來檢測兩個信號之間的相對到達時間?？?106處的檢測還可以包括：基于相應延遲級202處的第一信號312的第一值(例如，“0”或“1”)和第二信號314的第二值(例如，改變值)來在相應延遲級202處生成相應級時序信號204。
[0095] 框1108處的跟蹤的示例實現(xiàn)可以包括：基于多個電壓確定周期內的多個延遲級202-1，202-2，202-3…202-n的每個延遲級202處的相對到達時間，通過創(chuàng)建分別代表多個電壓電平104-1，104-2，104-3…104-n中的對應電壓電平的多個出現(xiàn)次數(shù)112-1，112-2，
112-3…112-n的多個計數(shù)器值106-1，106-2，106-3…106-n來生成直方圖102的不同電壓的頻率數(shù)據(jù)?？?108處的跟蹤還可以包括：沿著多個延遲級202-1…202-n的鏈式布置確定第二信號314超越第一信號312的最早延遲級202。
[0096] 過程1100的示例實現(xiàn)方式還可以包括：改變電壓確定周期的頻率的操作。為此，可以改變第一信號312或第二信號314被環(huán)回的頻率，以開始分別沿著第一信令路徑302或第二信令路徑304的另一傳播。這可以通過使用多路復用器1004從多個分接節(jié)點1008-1，1008-2和1008-3中進行選擇來實現(xiàn)，這些分接節(jié)點1008-1，1008-2和1008-3分布在沿著多個延遲級202-1…202-n的鏈式布置的不同位置處。
[0097] 圖12描繪了示例電子設備1202，該示例電子設備1202包括具有多個核的集成電路1210(IC)。如所示出的，除了集成電路1210之外，電子設備1202還包括天線1204、收發(fā)器
1206、以及用戶輸入/輸出接口1208。集成電路1210或其核的圖示示例包括微處理器1212、集成電路1210、圖形處理單元1214(GPU)、存儲器陣列1216、以及調制解調器1218。在一個或多個實現(xiàn)方式中，本文中所描述的用于電壓直方圖生成的電路和技術可以由集成電路1210實現(xiàn)。例如，作為整體的集成電路1210或其各個核可以包括電壓直方圖電路200，或者可以使用如本文中所描述的生成的電壓直方圖具有裕度。
[0098] 電子設備1202可以是移動設備或電池供電設備或固定設備，其被設計為由電網(wǎng)供電。電子設備1202的示例包括服務器計算機、網(wǎng)絡交換機或路由器、數(shù)據(jù)中心的刀片、個人計算機、臺式計算機、筆記本或膝上型計算機、平板計算機、智能電話、娛樂設施、以及可穿戴式計算設備(諸如智能手表、智能眼鏡或衣服)。電子設備1202還可以是具有嵌入式電子裝置的設備或其一部分。具有嵌入式電子裝置的電子設備1202的示例包括乘用車、工業(yè)設備、冰箱或其他家用電器、無人駕駛飛機或其他無人機(UAV)、以及電動工具。
[0099] 對于具有無線能力的電子設備，電子設備1202包括天線1204，其耦合到收發(fā)器1206以使得能夠接收或傳輸一個或多個無線信號。集成電路1210可以耦合到收發(fā)器1206，以使得集成電路1210能夠訪問所接收的無線信號或提供無線信號以經(jīng)由天線1204進行傳輸。所示的電子設備1202還包括至少一個用戶輸入/輸出接口1208。該用戶輸入/輸出接口
1208的示例包括鍵盤、鼠標、麥克風、觸敏屏、相機、加速計、觸覺機構、揚聲器、顯示屏、以及投影儀。
[0100] 集成電路1210可以包括例如微處理器1212、圖形處理單元1214、存儲器陣列1216、調制解調器1218等的一個或多個實例。集成電路1210的不同部分或處理核可以單獨通電或斷電。微處理器1212可以用作中央處理單元(CPU)或其他通用處理器。圖形處理單元1214可以尤其適于處理視覺相關數(shù)據(jù)以供顯示。存儲器陣列1216存儲用于微處理器1212或圖形處理單元1214的數(shù)據(jù)。用于存儲器陣列1216的示例性存儲器類型包括隨機存取存儲器(RAM)，諸如動態(tài)RAM(DRAM)或靜態(tài)RAM(SRAM)；以及閃存等等。調制解調器1218對信號進行解調以提取編碼信息，或者對信號進行調制以將信息編碼為信號。集成電路1210可以包括除所示的那些部件之外的附加或備選部件，諸如I/O接口，傳感器(諸如加速度計)、收發(fā)器或接收器鏈的另一部分、定制或硬編碼處理器(諸如專用集成電路(ASIC))等等。
[0101] 集成電路1210還可以包括片上系統(tǒng)(SOC)。SOC可以集成足夠數(shù)目的不同類型的部件，以使得SOC能夠可以使用一個芯片來至少主要提供作為筆記本計算機、移動電話或其他電子裝置的計算功能。SOC的部件或通常集成電路1210可以被稱為核或電路塊。如果不用，則SOC的核或電路塊可能會掉電。核或電路塊的示例除了圖12中所示的那些之外，還包括電壓調節(jié)器、主存儲器或高速緩沖存儲器塊、存儲器控制器、通用處理器、密碼處理器、視頻或圖像處理器、矢量處理器、無線電、接口或通信子系統(tǒng)、無線控制器、或顯示控制器。這些核或電路塊中的任一個(諸如處理或GPU核)還可以包括多個內部核或電路塊。
[0102] 除非上下文另有指出，否則本文中使用“或”一詞可以被視為使用“包含性或”、或準許包括或應用由“或”一詞鏈接的一個或多個項(例如，短語“A或B”可以解釋為僅準許“A”、僅準許“B”、或準許“A”和“B”兩者)的術語。進一步地，本文中所討論的附圖和術語中表示的項可以指示一個或多個項或術語，因此在本書面描述中可以互換引用項或術語的單數(shù)形式或復數(shù)形式。最后，盡管已經(jīng)用特定于結構特征或方法操作的語言對主題進行了描述，但是應當理解，所附權利要求書中定義的主題不必限于上文所描述的特定特征或操作，其包括不一定限于布置特征的組織或執(zhí)行操作的次序。
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