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半導(dǎo)體集成電路及其設(shè)計(jì)方法和半導(dǎo)體芯片

閱讀：892發(fā)布：2024-02-20

專利匯可以提供半導(dǎo)體集成電路及其設(shè)計(jì)方法和半導(dǎo)體芯片專利檢索，專利查詢，專利分析的服務(wù)。并且本 發(fā)明 涉及 半導(dǎo)體 集成 電路 及其設(shè)計(jì)方法和 半導(dǎo)體芯片 。在 鎖 存電路的數(shù)據(jù)輸入 端子 和數(shù)據(jù)位的供給源之間具有第1延遲部和第2延遲部，第1延遲部通過(guò) 串聯(lián) 連接與時(shí)鐘 信號(hào) 路徑中所包含的邏輯元件的個(gè)數(shù)相同數(shù)目個(gè)的邏輯元件而構(gòu)成，該 時(shí)鐘信號(hào) 路徑位于時(shí)鐘信號(hào)的供給源以及鎖存電路的時(shí)鐘輸入端子之間；第2延遲部具有與布線延遲時(shí)間相同長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與時(shí)鐘信號(hào)路徑中的布線的布線長(zhǎng)度相對(duì)應(yīng)。從而，能夠提供一種用簡(jiǎn)單的設(shè)計(jì)、小規(guī)模的構(gòu)成抑制時(shí)鐘脈沖 相位 差的半導(dǎo)體集成電路。，下面是半導(dǎo)體集成電路及其設(shè)計(jì)方法和半導(dǎo)體芯片專利的具體信息內(nèi)容。

1.一種半導(dǎo)體集成電路，其包含有與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路，其特征在于，具備：
延遲電路，其被連接于上述數(shù)據(jù)位的供給源以及上述鎖存電路的數(shù)據(jù)輸入端子之間；
以及
時(shí)鐘信號(hào)路徑，其將上述時(shí)鐘信號(hào)從上述時(shí)鐘信號(hào)的供給源傳輸至上述鎖存電路的時(shí)鐘輸入端子，
上述延遲電路具備第1延遲部，該第1延遲部通過(guò)串聯(lián)連接與上述時(shí)鐘信號(hào)路徑中所包含的上述邏輯元件的個(gè)數(shù)相同數(shù)目個(gè)的該邏輯元件而構(gòu)成；以及
第2延遲部，其具有與布線延遲時(shí)間相同長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與上述時(shí)鐘信號(hào)路徑中的布線的布線長(zhǎng)度相對(duì)應(yīng)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，
上述第2延遲部具有電容器和控制上述電容器的充放電的充放電控制部，上述充放電控制部根據(jù)上述電容器的充放電時(shí)間，進(jìn)行與上述布線延遲時(shí)間相當(dāng)?shù)难舆t時(shí)間的設(shè)定。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，
上述充放電控制部根據(jù)延遲控制電壓控制向上述電容器供給的電流量，由此來(lái)控制上述電容器的充放電時(shí)間。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于，
上述充放電控制部由第1FET、第2FET、第3FET以及第4FET構(gòu)成，
上述第1FET，其源極端子被施加了電源電位，經(jīng)由漏極端子輸出與被施加到該第1FET的柵極端子的上述延遲控制電壓對(duì)應(yīng)的電流；
上述第2FET，其在上述數(shù)據(jù)位是第1邏輯電平的期間處于斷開(kāi)狀態(tài)，而在上述數(shù)據(jù)位是第2邏輯電平時(shí)變?yōu)榻油顟B(tài)，從而將上述第1FET的漏極端子以及輸出線之間連接起來(lái)；
上述第3FET，其源極端子被施加了接地電位，經(jīng)由上述漏極端子輸出與被施加到該第
3FET的柵極端子的上述延遲控制電壓對(duì)應(yīng)的電流；
上述第4FET，其在上述數(shù)據(jù)位是上述第2邏輯電平的期間處于斷開(kāi)狀態(tài)，而在上述數(shù)據(jù)位是上述第1邏輯電平時(shí)處于接通狀態(tài)，從而將上述第3FET的漏極端子以及上述輸出線之間連接起來(lái)。
5.根據(jù)權(quán)利要求2、3或4中任意一項(xiàng)所述的半導(dǎo)體集成電路，其特征在于，上述電容器由在半導(dǎo)體芯片的同一層上形成的彼此對(duì)置的金屬布線構(gòu)成，且該電容器的一端與為了供給上述接地電位而被形成在半導(dǎo)體芯片上的接地布線連接，另一端與上述輸出線連接。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，
上述時(shí)鐘信號(hào)的供給源是作為在半導(dǎo)體芯片上形成的外部連接端子的時(shí)鐘焊盤(pán)，上述數(shù)據(jù)位的供給源是作為在半導(dǎo)體芯片上形成的外部連接端子的數(shù)據(jù)焊盤(pán)，上述接地線沿著每一個(gè)上述時(shí)鐘焊盤(pán)以及上述數(shù)據(jù)焊盤(pán)進(jìn)行配置。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，
上述時(shí)鐘焊盤(pán)在半導(dǎo)體芯片上以被每個(gè)上述數(shù)據(jù)焊盤(pán)所夾持的形式進(jìn)行配置。
8.根據(jù)權(quán)利要求1～7中任意一項(xiàng)所述的半導(dǎo)體集成電路，其特征在于，與每個(gè)上述鎖存電路連接的上述延遲電路的上述第2延遲部具有與布線延遲時(shí)間相同長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與每個(gè)上述鎖存電路的各個(gè)上述時(shí)鐘信號(hào)路徑中的布線長(zhǎng)度的中間的布線長(zhǎng)度相對(duì)應(yīng)。
9.一種半導(dǎo)體芯片，其包含有與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路，其特征在于，具備：
數(shù)據(jù)焊盤(pán)，其沿著芯片的外周進(jìn)行配置；
時(shí)鐘焊盤(pán)，其沿著上述芯片的外周進(jìn)行配置；
時(shí)鐘布線，其將上述鎖存電路和上述時(shí)鐘焊盤(pán)之間連接起來(lái)；
數(shù)據(jù)布線，其將上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間連接起來(lái)；
第1波形整形元件，其被連接于上述鎖存電路和上述時(shí)鐘焊盤(pán)之間；
第2波形整形元件，其被連接于上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間；
延遲電路，其被連接于上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間，且具有與電容器的充放電電流量相對(duì)應(yīng)的延遲量；及
接地布線，其與上述電容器的一端連接，
上述接地布線被配置成，在形成有上述數(shù)據(jù)焊盤(pán)的區(qū)域和形成有上述延遲電路的區(qū)域之間的區(qū)域上以在沿著上述芯片的外周邊緣的方向延伸的方式進(jìn)行配置。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體芯片，其特征在于，
上述電容器是彼此形成在同一層上的布線之間的電容。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體芯片，其特征在于，
上述電容器的電極具有梳齒狀的形狀。
12.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，是包含了與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，具備：
對(duì)數(shù)據(jù)焊盤(pán)、時(shí)鐘焊盤(pán)、時(shí)鐘布線、數(shù)據(jù)布線、第1波形整形元件、第2波形整形元件、鎖存電路以及具有與被供給到電容器的充放電電流量相對(duì)應(yīng)的延遲量的延遲電路進(jìn)行配置的步驟；
決定與由上述時(shí)鐘布線的長(zhǎng)度所確定的延遲量相當(dāng)?shù)纳鲜鲭娙萜鞯娜萘亢?或充放電電流量的步驟；
根據(jù)上述電容器的容量和/或充放電電流量，進(jìn)行恒流偏置電壓的計(jì)算和/或上述電容器的布局形狀的計(jì)算的步驟；
根據(jù)上述恒流偏置電壓的計(jì)算和/或上述電容器的布局形狀的計(jì)算，對(duì)生成上述電容器和/或上述恒流偏置電壓的電路進(jìn)行配置和/或修正的步驟。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，配置上述第1波形整形元件以及上述第2波形整形元件的步驟是配置構(gòu)成彼此相同的元件的步驟。
14.根據(jù)權(quán)利要求12或13所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述延遲電路包含至少一個(gè)上述電容器和按每個(gè)該電容器設(shè)置的用于控制上述充放電電流的充放電控制部。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，決定上述電容器的容量和/或上述充放電電流量的步驟是根據(jù)上述充放電控制部的個(gè)數(shù)和由上述時(shí)鐘布線的長(zhǎng)度所確定的延遲量，來(lái)決定由上述充放電控制部以及上述電容器構(gòu)成的每一組的延遲量。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，相對(duì)于上述充放電控制部的個(gè)數(shù)K，由該充放電控制部以及上述電容器構(gòu)成的每一組的延遲量被設(shè)定為由上述時(shí)鐘布線的長(zhǎng)度所確定的延遲量的1/K，其中K為正整數(shù)。
17.根據(jù)權(quán)利要求12～16中任意一項(xiàng)所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，
上述電容器的電極是梳齒形狀，通過(guò)梳齒長(zhǎng)度的變更和/或梳齒個(gè)數(shù)的變更進(jìn)行容量值的設(shè)定。
18.根據(jù)權(quán)利要求12～17中任意一項(xiàng)所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，
在配置多個(gè)上述數(shù)據(jù)焊盤(pán)時(shí)，將由多個(gè)上述時(shí)鐘布線的長(zhǎng)度所確定的各延遲量的最大值和最小值的中間的延遲量作為由各個(gè)時(shí)鐘布線的長(zhǎng)度所確定的延遲量，計(jì)算上述恒流偏置電壓和/或計(jì)算上述電容器的布局形狀，由此來(lái)對(duì)生成上述恒流偏置電壓的電路和/或上述電容器進(jìn)行配置和/或修正。

說(shuō)明書(shū)全文

半導(dǎo)體集成電路及其設(shè)計(jì)方法和半導(dǎo)體芯片

技術(shù)領(lǐng)域

[0001] 本發(fā)明涉及半導(dǎo)體集成電路、尤其是涉及包含了與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路的半導(dǎo)體集成電路、半導(dǎo)體芯片以及半導(dǎo)體集成電路的設(shè)計(jì)方法。

背景技術(shù)

[0002] 作為在半導(dǎo)體IC芯片上構(gòu)筑的鎖存電路的觸發(fā)器(以下，稱之為FF)中，由于制造上的差異或布線延遲等的影響，產(chǎn)生供給到各FF的時(shí)鐘信號(hào)的邊沿定時(shí)不一致的、所謂的時(shí)鐘脈沖相位差(clock skew)。由于該時(shí)鐘脈沖相位差的影響，例如在接收比規(guī)定定時(shí)慢的時(shí)鐘信號(hào)的FF中，不能夠充分地確保為了可靠地取入數(shù)據(jù)而必要的數(shù)據(jù)的保持期間，即保持時(shí)間(hold time)，從而存在取入錯(cuò)誤的數(shù)據(jù)顧慮。另一方面，在接收比規(guī)定的定時(shí)快的時(shí)鐘信號(hào)的FF中，不能夠充分地確保用于防止再次取入之前剛剛?cè)∪氲臄?shù)據(jù)的時(shí)間，即準(zhǔn)備時(shí)間，從而存在取入錯(cuò)誤的數(shù)據(jù)顧慮。
[0003] 于是，提出了如下的時(shí)鐘樹(shù)形成方法，即、在布局設(shè)計(jì)的階段，按FF之間的每個(gè)路徑測(cè)量保持時(shí)間，為了使保持時(shí)間處于規(guī)定的范圍內(nèi)，在時(shí)鐘信號(hào)線上插入作為延遲電路的緩沖器或設(shè)定時(shí)鐘分支路徑。(參照例如，專利文獻(xiàn)1的段落[0034][0035]以及圖5)。
[0004] 可是，為了形成這樣的時(shí)鐘樹(shù)需要復(fù)雜的演算處理。而且，在必須插入具有長(zhǎng)的延遲時(shí)間的緩沖器時(shí)，會(huì)出現(xiàn)該緩沖器所占有的布局面積大的問(wèn)題。
[0005] 專利文獻(xiàn)1：日本專利特開(kāi)2007-183887號(hào)公報(bào)

發(fā)明內(nèi)容

[0006] 本發(fā)明的目的在于提供一種能夠用簡(jiǎn)單的設(shè)計(jì)、小規(guī)模的構(gòu)成來(lái)抑制時(shí)鐘脈沖相位差的半導(dǎo)體集成電路、半導(dǎo)體芯片以及半導(dǎo)體集成電路的設(shè)計(jì)方法。
[0007] 本發(fā)明的半導(dǎo)體集成電路包含有與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路，其特征在于，具備：延遲電路，其被連接于上述數(shù)據(jù)位的供給源以及上述鎖存電路的數(shù)據(jù)輸入端子之間；以及時(shí)鐘信號(hào)路徑，其將上述時(shí)鐘信號(hào)從上述時(shí)鐘信號(hào)的供給源傳輸至上述鎖存電路的時(shí)鐘輸入端子，上述延遲電路具備第1延遲部，該第1延遲部通過(guò)串聯(lián)連接與上述時(shí)鐘信號(hào)路徑中所包含的上述邏輯元件的個(gè)數(shù)相同數(shù)目個(gè)的該邏輯元件而構(gòu)成；以及第2延遲部，其具有與布線延遲時(shí)間相同長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與上述時(shí)鐘信號(hào)路徑中的布線的布線長(zhǎng)度相對(duì)應(yīng)。
[0008] 另外，本發(fā)明的半導(dǎo)體芯片包含有與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路，其特征在于，具備：數(shù)據(jù)焊盤(pán)，其沿著芯片的外周進(jìn)行配置；時(shí)鐘焊盤(pán)，其沿著上述芯片的外周進(jìn)行配置；時(shí)鐘布線，其將上述鎖存電路和上述時(shí)鐘焊盤(pán)之間連接起來(lái)；數(shù)據(jù)布線，其將上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間連接起來(lái)；第1波形整形元件，其被連接于上述鎖存電路和上述時(shí)鐘焊盤(pán)之間；第2波形整形元件，其被連接于上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間；延遲電路，其被連接于上述鎖存電路和上述數(shù)據(jù)焊盤(pán)之間，且具有與電容器的充放電電流量相對(duì)應(yīng)的延遲量；及接地布線，其與上述電容器的一端連接，上述接地布線被配置成，在形成有上述數(shù)據(jù)焊盤(pán)和上述延遲電路的中間區(qū)域上以在沿著上述芯片的外周邊緣的方向延伸的方式進(jìn)行配置。
[0009] 本發(fā)明的半導(dǎo)體集成電路的設(shè)計(jì)方法是包含了與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，具備：對(duì)數(shù)據(jù)焊盤(pán)、時(shí)鐘焊盤(pán)、時(shí)鐘布線、數(shù)據(jù)布線、第1波形整形元件、第2波形整形元件、鎖存電路以及具有與被供給到電容器的充放電電流量相對(duì)應(yīng)的延遲量的延遲電路進(jìn)行配置的步驟；決定與由上述時(shí)鐘布線的長(zhǎng)度所確定的延遲量相當(dāng)?shù)纳鲜鲭娙萜鞯娜萘亢?或充放電電流量的步驟；根據(jù)上述電容器的容量和/或充放電電流量，進(jìn)行恒流偏置電壓的計(jì)算和/或上述電容器的布局形狀的計(jì)算的步驟；根據(jù)上述恒流偏置電壓的計(jì)算和/或上述電容器的布局形狀的計(jì)算，對(duì)生成上述電容器和/或上述恒流偏置電壓的電路進(jìn)行配置和/或修正的步驟。
[0010] 發(fā)明效果
[0011] 在本發(fā)明中，具備第1延遲部，其通過(guò)在數(shù)據(jù)位的供給源和鎖存電路的數(shù)據(jù)輸入端子之間，串聯(lián)連接與時(shí)鐘信號(hào)路徑中所包含的邏輯元件的個(gè)數(shù)相同數(shù)目個(gè)的該邏輯元件而構(gòu)成，時(shí)鐘信號(hào)路徑在時(shí)鐘信號(hào)的供給源以及鎖存電路的時(shí)鐘輸入端子之間；以及第2延遲部，其具有與布線延遲時(shí)間相同長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與時(shí)鐘信號(hào)路徑中的布線的布線長(zhǎng)度相對(duì)應(yīng)。通過(guò)該第1延遲部可以抑制伴隨時(shí)鐘信號(hào)路徑中所包含的邏輯元件的延遲時(shí)間而產(chǎn)生的時(shí)鐘脈沖相位差，通過(guò)第2延遲部可以抑制伴隨時(shí)鐘信號(hào)路徑中的布線延遲時(shí)間而產(chǎn)生的時(shí)鐘脈沖相位差。
[0012] 根據(jù)該構(gòu)成，不用進(jìn)行考慮了用于降低時(shí)鐘脈沖相位差的時(shí)鐘樹(shù)構(gòu)造的設(shè)計(jì)，或使數(shù)據(jù)位的供給源以及鎖存電路之間的數(shù)據(jù)布線長(zhǎng)度與時(shí)鐘布線長(zhǎng)度一致的復(fù)雜的設(shè)計(jì)，可對(duì)準(zhǔn)備時(shí)間和保持時(shí)間確保充足的余量。因此，不會(huì)發(fā)生由于構(gòu)筑了能夠降低時(shí)鐘脈沖相位差的時(shí)鐘樹(shù)，而作為延遲單元的邏輯元件的串聯(lián)級(jí)數(shù)變長(zhǎng)，或者使數(shù)據(jù)布線長(zhǎng)度與時(shí)鐘布線長(zhǎng)度一致而增大的情況，所以與采用這些設(shè)計(jì)方法時(shí)相比，可減小芯片占有面積。附圖說(shuō)明
[0013] 圖1是表示作為本發(fā)明的半導(dǎo)體集成電路的數(shù)據(jù)取入部的電路圖。
[0014] 圖2是表示可變延遲緩沖器53的內(nèi)部構(gòu)成的電路圖。
[0015] 圖3是從芯片上面俯視被設(shè)置在可變延遲緩沖器53中的電容器C1和C2的構(gòu)造的俯視圖。
[0016] 圖4是表示為了構(gòu)筑圖1所示的數(shù)據(jù)取入部而實(shí)施的芯片布局處理的流程的流程圖。
[0017] 圖5是表示數(shù)據(jù)焊盤(pán)PD以及時(shí)鐘焊盤(pán)的配置形式的一例的圖。
[0018] 圖6是表示數(shù)據(jù)焊盤(pán)PD以及時(shí)鐘焊盤(pán)的配置形式的另一例的圖。
[0019] 圖7是表示圖1所示的數(shù)據(jù)取入部中的各元件在芯片上的配置以及布線形式的一例的圖。
[0020] 圖8是表示數(shù)據(jù)取入部的另一例的電路圖。
[0021] 圖9是表示為了構(gòu)筑數(shù)據(jù)取入部而實(shí)施的其他的芯片布局處理的流程的流程圖。
[0022] 圖10是表示在圖8所示的數(shù)據(jù)取入部中的各元件的芯片上的配置以及布線方式的一例的圖。
[0023] 圖11是表示在圖8所示的數(shù)據(jù)取入部中的各元件的芯片上的配置以及布線方式的另一例的圖。
[0024] 圖中符號(hào)說(shuō)明：
[0025] 31～316...FF(觸發(fā)器)；4、20...延遲時(shí)間設(shè)定部；51～516...延遲電路；53...可變延遲緩沖器；C1、C2...電容器；IV1、IV2...可變延遲反相器。

具體實(shí)施方式

[0026] 在本發(fā)明中，在與時(shí)鐘信號(hào)同步地取入數(shù)據(jù)位的鎖存電路的數(shù)據(jù)輸入端子和數(shù)據(jù)位的供給源之間，設(shè)置有具備如下的第1延遲部和第2延遲部的延遲電路。第1延遲部是通過(guò)串聯(lián)連接與時(shí)鐘信號(hào)路徑中所包含的邏輯元件的個(gè)數(shù)相同數(shù)目個(gè)的該邏輯元件而構(gòu)成的，該時(shí)鐘信號(hào)路徑在時(shí)鐘信號(hào)的供給源以及鎖存電路的時(shí)鐘輸入端子之間。第2延遲部具有與布線延遲時(shí)間相同的長(zhǎng)度的延遲時(shí)間，該布線延遲時(shí)間與時(shí)鐘信號(hào)路徑中的布線的布線長(zhǎng)度相對(duì)應(yīng)。
[0027] (實(shí)施例)
[0028] 圖1是表示從構(gòu)筑于半導(dǎo)體芯片的電路網(wǎng)中節(jié)選出的數(shù)據(jù)取入部的構(gòu)成的電路圖。
[0029] 圖1所表示的數(shù)據(jù)取入部在時(shí)鐘信號(hào)CLK的上升沿讀取16位的各個(gè)輸入數(shù)據(jù)位D1～D16。
[0030] 如圖1所示，所涉及的數(shù)據(jù)取入部由反相器1、反相器21～216、FF31～FF316、延遲時(shí)間設(shè)定部4以及延遲電路51～516構(gòu)成。
[0031] 反相器1通過(guò)時(shí)鐘布線CLL向各個(gè)反相器21～216供給使輸入時(shí)鐘信號(hào)CLK的邏輯電平反轉(zhuǎn)而得到的反轉(zhuǎn)時(shí)鐘信號(hào)CK，該反轉(zhuǎn)時(shí)鐘信號(hào)CK是通過(guò)作為半導(dǎo)體芯片的外部連接端子的時(shí)鐘焊盤(pán)PCD從外部輸入的。反相器1配置于成為輸入時(shí)鐘信號(hào)CLK的供給源的時(shí)鐘焊盤(pán)PCD的附近。
[0032] 反相器21～216向各個(gè)FF31～FF316的時(shí)鐘輸入端子供給使反轉(zhuǎn)時(shí)鐘信號(hào)CK的邏輯電平反轉(zhuǎn)而得到的時(shí)鐘信號(hào)。另外，反相器21～216分別配置于各個(gè)FF31～FF316的時(shí)鐘輸入端子的附近。
[0033] 這些反相器1以及反相器21～216帶有針對(duì)時(shí)鐘信號(hào)的波形整形功能。
[0034] 延遲電路51～516分別具有相同的內(nèi)部構(gòu)成，如圖1所示由反相器51、52以及可變延遲緩沖器53構(gòu)成。
[0035] 反相器51向可變延遲緩沖器53供給使輸入數(shù)據(jù)位D的邏輯電平反轉(zhuǎn)而得到的反轉(zhuǎn)位信號(hào)DQ，該輸入數(shù)據(jù)位D是由作為半導(dǎo)體芯片的外部連接端子的數(shù)據(jù)焊盤(pán)PD供給的。反相器51具有與時(shí)鐘信號(hào)路徑中所包含的上述反相器1相同的處理時(shí)間(以后，稱之為延遲時(shí)間)，且配置于成為輸入數(shù)據(jù)位D的供給源的數(shù)據(jù)焊盤(pán)PD的附近。
[0036] 可變延遲緩沖器53向反相器52供給使上述反轉(zhuǎn)位信號(hào)DQ延遲而得到的延遲反轉(zhuǎn)位信號(hào)DDQ。在可變延遲緩沖器53中，延遲反轉(zhuǎn)位信號(hào)DQ時(shí)的延遲量根據(jù)恒流偏置電壓CP以及CN發(fā)生變化，該恒流偏置電壓CP以及CN作為由延遲時(shí)間設(shè)定部4供給的延遲控制電壓。反相器52向FF3的數(shù)據(jù)輸入端子供給使可變延遲緩沖器53供給的延遲反轉(zhuǎn)位信號(hào)DDQ的邏輯電平反轉(zhuǎn)而得到的信號(hào)作為延遲數(shù)據(jù)位DD。反相器52具有與時(shí)鐘信號(hào)路徑中所包含的上述反相器2大致相同的延遲時(shí)間。例如，各個(gè)反相器2以及52，使用相同的工藝，以相同的元件大小形成。由此，能夠容許起因于制造工藝的偏差的誤差。
[0037] 作為鎖存電路的各個(gè)FF31～FF316，在每個(gè)通過(guò)反相器21～216供給的時(shí)鐘信號(hào)的上升沿，取入由對(duì)應(yīng)于各個(gè)FF31～FF316的延遲電路51～516供給的延遲數(shù)據(jù)位DD1～DD16，并將其作為取入數(shù)據(jù)SD1～SD16發(fā)送出去。
[0038] 延遲時(shí)間設(shè)定部4生成恒流偏置電壓CP1～CP16以及CN1～CN16，作為對(duì)延遲電路51～516各自的延遲時(shí)間分別進(jìn)行調(diào)整的延遲時(shí)間控制電壓，并供給到各個(gè)延遲電路51～
516的可變延遲緩沖器53。即、延遲時(shí)間設(shè)定部4將恒流偏置電壓CP1以及CN1供給延遲電路51的可變延遲緩沖器53，將恒流偏置電壓CP2以及CN2供給延遲電路52的可變延遲緩沖器53，將恒流偏置電壓CP3以及CN3供給延遲電路53的可變延遲緩沖器53。
[0039] 應(yīng)由延遲時(shí)間設(shè)定部4生成的恒流偏置電壓CP1～CP16以及CN1～CN16的各個(gè)的值，預(yù)先通過(guò)設(shè)計(jì)階段的芯片布局處理(后述)，分別單獨(dú)地設(shè)定。即、通過(guò)該芯片布局處理，首先按每個(gè)FF31～FF316算出與時(shí)鐘布線CLL的布線長(zhǎng)度對(duì)應(yīng)的、起因于布線電阻以及寄生電容的延遲時(shí)間(稱之為布線延遲時(shí)間)。并且，進(jìn)行延遲時(shí)間設(shè)定部4的設(shè)定，使其生成與按各個(gè)FF3算出的延遲時(shí)間相對(duì)應(yīng)的恒流偏置電壓CP1～CP16(CN1～CN16)。
[0040] 作為延遲時(shí)間設(shè)定部4也可以采用如下的構(gòu)成，即、通過(guò)外部供給的控制信號(hào)可任意地設(shè)定應(yīng)生成的恒流偏置電壓CP1～CP16以及CN1～CN16。
[0041] 圖2是表示可變延遲緩沖器53的內(nèi)部構(gòu)成的圖。
[0042] 如圖2所示，可變延遲緩沖器53由可變延遲反相器IV1以及IV2和電容器C1以及C2構(gòu)成。
[0043] 可變延遲反相器IV1由作為p溝道MOS(metal-oxide semiconductor)型的FET(Field effect transistor)的晶體管P1以及P2和作為n溝道MOS型的FET的晶體管N1以及N2構(gòu)成。
[0044] 向晶體管P1的柵極端子供給恒流偏置電壓CP，向其源極端子施加電源電位VDD，其漏極端子與晶體管P2的源極端子連接。晶體管P1生成與恒流偏置電壓CP對(duì)應(yīng)的電流，并將該電流通過(guò)其漏極端子向晶體管P2的源極端子送出。向晶體管P2的柵極端子施加從反相器51送出的反轉(zhuǎn)位信號(hào)DQ，其漏極端子與線L1連接。晶體管P2在反轉(zhuǎn)位信號(hào)DQ的電平與邏輯電平1對(duì)應(yīng)時(shí)處于斷開(kāi)狀態(tài)，而在反轉(zhuǎn)位信號(hào)DQ的電平與邏輯電平0對(duì)應(yīng)時(shí)處于接通狀態(tài)，將上述晶體管P1的漏極端子以及線L1之間連接。即、晶體管P2處于接通狀態(tài)時(shí)，與邏輯電平1對(duì)應(yīng)的電源電位VDD施加于線L1。向晶體管N2的柵極端子供給恒流偏置電壓CN，向其源極端子施加接地電位GND，其漏極端子與晶體管N1的源極端子連接。與恒流偏置電壓CN對(duì)應(yīng)的電流流入晶體管N2，且通過(guò)源極端子輸出。向晶體管N1的柵極端子施加從反相器51送出的反轉(zhuǎn)位信號(hào)DQ，其漏極端子與線L1連接。晶體管N1在反轉(zhuǎn)位信號(hào)DQ的電平與邏輯電平0對(duì)應(yīng)時(shí)處于斷開(kāi)狀態(tài)，而在反轉(zhuǎn)位信號(hào)DQ的電平與邏輯電平1對(duì)應(yīng)時(shí)處于接通狀態(tài)，連接上述晶體管N2的漏極端子以及線L1之間。即、在晶體管N2處于接通狀態(tài)時(shí)，與邏輯電平0對(duì)應(yīng)的接地電位GND施加于線L1。線L1與電容器C1的一端連接，向該電容器C1的另一端固定供給接地電位GND。
[0045] 根據(jù)該構(gòu)成，可變延遲反相器IV1向線L1送出使上述反轉(zhuǎn)位信號(hào)DQ的邏輯電平反轉(zhuǎn)而得到的信號(hào)。此時(shí)，與恒流偏置電壓CP以及CN相對(duì)應(yīng)的電流通過(guò)晶體管P1以及P2或N2以及N1流向線L1，對(duì)連接于線L1的電容器C1進(jìn)行充電或者使其放電。也就是說(shuō)，可變延遲反相器IV1進(jìn)行供給信號(hào)的邏輯反轉(zhuǎn)的同時(shí)，作為控制電容器C1的充放電的充放電控制部進(jìn)行動(dòng)作。在此，與恒流偏置電壓CP以及CN對(duì)應(yīng)地流向線L1上的電流量越小電容器C1的充放電時(shí)間越長(zhǎng)，與該充放電時(shí)間相應(yīng)地，在送出到線L1的信號(hào)的上升沿部以及下降沿部產(chǎn)生延遲。由此，通過(guò)可變延遲反相器IV1送出到線L1上的、反轉(zhuǎn)上述反轉(zhuǎn)位信號(hào)DQ的邏輯電平而得到的信號(hào)，在經(jīng)過(guò)與該充放電時(shí)間對(duì)應(yīng)的延遲時(shí)間之后，作為位信號(hào)BS供給下級(jí)的可變延遲反相器IV2。與如上所述的時(shí)鐘布線CLL所導(dǎo)致的布線延遲時(shí)間的1/2的延遲時(shí)間相對(duì)應(yīng)的值，作為恒流偏置電壓CP以及CN，供給可變延遲反相器IV1。
[0046] 像這樣，可變延遲反相器IV1以及電容器C1，若被供給了反轉(zhuǎn)位信號(hào)DQ，則向下級(jí)的可變延遲反相器IV2供給將使該反轉(zhuǎn)位信號(hào)DQ的邏輯電平反轉(zhuǎn)而得到的信號(hào)延遲了由時(shí)鐘布線CLL導(dǎo)致的布線延遲時(shí)間的1/2的延遲時(shí)間而得到的信號(hào)，作為位信號(hào)BS。
[0047] 可變延遲反相器IV2由作為p溝道MOS型的FET的晶體管P3以及P4和作為n溝道MOS型的FET的晶體管N3以及N4構(gòu)成。
[0048] 向晶體管P3的柵極端子供給作為恒流偏置的恒流偏置電壓CP，向其源極端子施加電源電位VDD，其漏極端子與晶體管P4的源極端子連接。晶體管P3生成與恒流偏置電壓CP對(duì)應(yīng)的電流，并將該電流通過(guò)其漏極端子送到晶體管P4的源極端子。向晶體管P4的柵極端子施加從可變延遲反相器IV2供給的上述位信號(hào)BS，其漏極端子與線L2連接。晶體管P4在位信號(hào)BS的電平與邏輯電平1對(duì)應(yīng)時(shí)處于斷開(kāi)狀態(tài)，而在位信號(hào)BS的電平與邏輯電平0對(duì)應(yīng)時(shí)處于接通狀態(tài)，連接上述晶體管P3的漏極端子以及線L2之間。即、晶體管P4處于接通狀態(tài)時(shí)，與邏輯電平1對(duì)應(yīng)的電源電位VDD施加于線L2。向晶體管N4的柵極端子供給恒流偏置電壓CN，向其源極端子施加接地電位GND，其漏極端子與晶體管N3的源極端子連接。與恒流偏置電壓CN對(duì)應(yīng)的電流流入晶體管N4，且將該電流從源極端子送出。向晶體管N3的柵極端子施加從可變延遲反相器IV2供給的上述位信號(hào)BS，晶體管N3的漏極端子與線L2連接。晶體管N3在上述位信號(hào)BS的電平與邏輯電平0對(duì)應(yīng)時(shí)處于斷開(kāi)狀態(tài)，而在位信號(hào)BS的電平與邏輯電平1對(duì)應(yīng)時(shí)處于接通狀態(tài)，連接上述晶體管N4的漏極端子以及線L2之間。即、在晶體管N4處于接通狀態(tài)時(shí)，與邏輯電平0對(duì)應(yīng)的接地電位GND施加于線L2。線L1與電容器C2的一端連接，向該電容器C2的另一端固定供給接地電位GND。
[0049] 根據(jù)該構(gòu)成，可變延遲反相器IV2向線L2送出使上述位信號(hào)BS的邏輯電平反轉(zhuǎn)而得到的信號(hào)。此時(shí)，與恒流偏置電壓CP以及CN相對(duì)應(yīng)的電流通過(guò)晶體管P3以及P4或N3以及N4流向線L2，對(duì)連接于線L2的電容器C2進(jìn)行充電或者使其放電。也就是說(shuō)，可變延遲反相器IV2進(jìn)行使被供給信號(hào)的邏輯反轉(zhuǎn)，且作為控制電容器C2的充放電的充放電控制部進(jìn)行動(dòng)作。在此，與恒流偏置電壓CP以及CN對(duì)應(yīng)地流向線L2上的電流量越小電容器C2的充放電時(shí)間越長(zhǎng)，在送出到線L2的信號(hào)的上升沿部以及下降沿部產(chǎn)生與該充放電時(shí)間相對(duì)應(yīng)的延遲。由此，通過(guò)可變延遲反相器IV2送出到線L2上的、使位信號(hào)BS的邏輯電平反轉(zhuǎn)而得到的信號(hào)，在經(jīng)過(guò)與該充放電時(shí)間對(duì)應(yīng)的延遲時(shí)間之后，作為上述延遲反轉(zhuǎn)位信號(hào)DDQ供給下級(jí)的反相器52。另外，與如上所述的時(shí)鐘布線CLL所引起的布線延遲時(shí)間的1/2的延遲時(shí)間相對(duì)應(yīng)的值，作為恒流偏置電壓CP以及CN，供給可變延遲反相器IV2。
[0050] 像這樣，可變延遲反相器IV2以及電容器C2，成為若收到位信號(hào)BS，則向下級(jí)的反相器52供給將使該位信號(hào)BS的邏輯電平反轉(zhuǎn)而得到的信號(hào)延遲由時(shí)鐘布線CLL引起的布線延遲時(shí)間的1/2的延遲時(shí)間而得到的信號(hào)作為延遲反轉(zhuǎn)位信號(hào)DDQ的第2延遲部。
[0051] 各個(gè)上述電容器C1以及C2，由與時(shí)鐘布線CLL相同的布線材料構(gòu)成，而且利用通過(guò)平行地配置多個(gè)電極而得到的邊緣電容而構(gòu)筑，多個(gè)電極由彼此形成于同一層的布線組成。
[0052] 圖3是從上表面?zhèn)扔^察各個(gè)電容器C1以及C2的構(gòu)造的俯視圖。
[0053] 如圖3所示，各個(gè)電容器C1以及C2由用于供給接地電位GND的帶狀的接地金屬布線GL、梳齒形狀的第1電極、梳齒形狀的第2電極、金屬布線PL構(gòu)成。第1電極由與接地金屬布線GL連接，且分別沿與該接地金屬布線GL交叉的方向延伸的多個(gè)第1金屬布線ML1構(gòu)成、第2電極由在互相相鄰的第1金屬布線ML1之間分別被配置一個(gè)的多個(gè)第2金屬布線ML2構(gòu)成，金屬布線PL共同連接各個(gè)第2金屬布線ML2的一端。此時(shí)，第1金屬布線ML1以及第2金屬布線ML2均是和時(shí)鐘布線CLL相同的布線材料，且如圖3所示，在半導(dǎo)體芯片上互相平行地配置。另外，如圖3所示的電容器C1的金屬布線PL成為如圖2所示的線L1，電容器C2的金屬布線PL成為線L2。上述的梳齒形狀的第1電極以及第2電極互相形成在半導(dǎo)體芯片的同一層。
[0054] 根據(jù)如圖3所示的構(gòu)成，第1金屬布線ML1以及第2金屬布線ML2之間的邊緣電容成為電容器C1(C2)的電容。即、可通過(guò)對(duì)作為第1電極而形成的第1金屬布線ML1、以及作為第2電極而形成的第2金屬布線ML2的各自的布線長(zhǎng)度或根數(shù)進(jìn)行控制，變更其電容來(lái)變更延遲時(shí)間。于是，在后述的芯片布局處理中，設(shè)定第1金屬布線ML1以及第2金屬布線ML2的布線長(zhǎng)度或根數(shù)，使得在可變延遲反相器IV1(IV2)以及電容器C1(C2)的一組中成為具有時(shí)鐘布線CLL所導(dǎo)致的布線延遲時(shí)間的1/2的延遲時(shí)間的延遲單元。如上所述，電容器C1以及C2是使用和時(shí)鐘布線CLL相同的布線材料而構(gòu)筑的，所以伴隨時(shí)鐘布線CLL的制造上的偏差而產(chǎn)生的布線延遲量的偏移也同樣地反映在該電容器C1以及C2所導(dǎo)致的延遲量上。由此，可在實(shí)際地制造的制品階段精確地進(jìn)行時(shí)鐘脈沖相位差的相抵消。
[0055] 可變延遲緩沖器53通過(guò)如上所述的可變延遲反相器IV1以及電容器C1、和可變延遲反相器IV2以及電容器C2的2級(jí)的延遲單元，向反相器52供給將從反相器51供給的反轉(zhuǎn)位信號(hào)DQ延遲由時(shí)鐘布線CLL所產(chǎn)生的布線延遲時(shí)間而得到的信號(hào)，作為延遲反轉(zhuǎn)位信號(hào)DDQ。例如，若延遲電路51所包含的可變延遲緩沖器53收到反轉(zhuǎn)位信號(hào)DQ，則向下級(jí)的反相器52供給使這個(gè)反轉(zhuǎn)位信號(hào)DQ延遲由如圖1所示的反相器1以及21之間的布線CLL所產(chǎn)生的布線延遲時(shí)間而得到的信號(hào)，作為延遲反轉(zhuǎn)位信號(hào)DDQ。而且，延遲電路516所包含的可變延遲緩沖器53，若收到反轉(zhuǎn)位信號(hào)DQ，則向下級(jí)的反相器52供給使這個(gè)反轉(zhuǎn)位信號(hào)DQ延遲由如圖1所示的反相器1以及216間的布線CLL所產(chǎn)生的布線延遲時(shí)間而得到的信號(hào)，作為延遲反轉(zhuǎn)位信號(hào)DDQ。
[0056] 如上所述，各個(gè)延遲電路51～516包含第1延遲部，該第1延遲部為了抵消伴隨時(shí)鐘焊盤(pán)PCD以及各FF3之間的時(shí)鐘信號(hào)路徑中所包含的邏輯元件(反相器1、2)的延遲時(shí)間而產(chǎn)生的時(shí)鐘脈沖相位差，串聯(lián)連接與該時(shí)鐘信號(hào)路徑中所包含的邏輯元件相同的數(shù)量的該邏輯元件(反相器51、52)而構(gòu)成。
[0057] 在各個(gè)延遲電路51～516中，為抵消因向各個(gè)FF31～FF316傳輸時(shí)鐘信號(hào)的時(shí)鐘布線CLL所引起的布線延遲時(shí)間而產(chǎn)生的時(shí)鐘脈沖相位差，作為第2延遲部設(shè)置有可變延遲緩沖器53。
[0058] 因此，根據(jù)具備這樣的延遲電路51～516的如圖1所示的數(shù)據(jù)取入部，例如，即使每個(gè)FF31～FF316的時(shí)鐘布線長(zhǎng)度不同，也不會(huì)產(chǎn)生時(shí)鐘脈沖相位差，而能夠在各個(gè)FF31～FF316中，進(jìn)行輸入數(shù)據(jù)位D1～D16的取入。
[0059] 根據(jù)該構(gòu)成，在設(shè)計(jì)時(shí)鐘信號(hào)路徑時(shí)，只要將波形整形用元件用的邏輯元件(反相器1、2)設(shè)置在時(shí)鐘信號(hào)路徑上即可，所以與進(jìn)行構(gòu)筑用于抑制時(shí)鐘脈沖相位差的發(fā)生的時(shí)鐘樹(shù)的處理相比，設(shè)計(jì)變得容易化。
[0060] 而且，在由于時(shí)鐘布線CLL的布線長(zhǎng)度變長(zhǎng)而布線延遲時(shí)間大幅增大時(shí)，也只利用具有如圖2所示的構(gòu)成的可變延遲緩沖器53就能夠抵消各種的布線延遲時(shí)間，所以與采用串聯(lián)連接多個(gè)反相器來(lái)抵消布線延遲時(shí)間的構(gòu)成相比，可減小芯片占有面積。
[0061] 這樣，根據(jù)如圖1所示的數(shù)據(jù)取入部，不用進(jìn)行考慮了用于降低時(shí)鐘脈沖相位差的時(shí)鐘樹(shù)構(gòu)造的設(shè)計(jì)，或使數(shù)據(jù)位FF3間的數(shù)據(jù)布線長(zhǎng)度與與時(shí)鐘布線長(zhǎng)度一致的復(fù)雜的設(shè)計(jì)，可對(duì)準(zhǔn)備時(shí)間和保持時(shí)間確保充足的余裕。因此，不會(huì)發(fā)生由于構(gòu)筑了能夠降低時(shí)鐘脈沖相位差的時(shí)鐘樹(shù)，而作為延遲單元的邏輯元件的串聯(lián)級(jí)數(shù)變長(zhǎng)，或者使數(shù)據(jù)布線長(zhǎng)度與時(shí)鐘布線長(zhǎng)度一致而增大的情況，所以與采用這些設(shè)計(jì)方法時(shí)相比，可減小芯片占有面積。
[0062] 以下，按照?qǐng)D4所示的芯片布局說(shuō)明利用LSI設(shè)計(jì)輔助裝置進(jìn)行的針對(duì)上述數(shù)據(jù)取入部的芯片布局處理。
[0063] 首先，LSI設(shè)計(jì)輔助裝置是根據(jù)圖1所示的數(shù)據(jù)取入部的電路圖數(shù)據(jù)，設(shè)定與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD以及與輸入時(shí)鐘信號(hào)CLK對(duì)應(yīng)的時(shí)鐘焊盤(pán)PCD在各個(gè)半導(dǎo)體芯片上的配置位置(步驟S1)。即、LSI設(shè)計(jì)輔助裝置中，如圖5所示，沿半導(dǎo)體芯片的外周連續(xù)地配置與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD，在其中央位置，也就是在與輸入數(shù)據(jù)位D8對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD和與輸入數(shù)據(jù)位D9對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD之間，沿半導(dǎo)體芯片的外周配置與輸入時(shí)鐘信號(hào)CLK對(duì)應(yīng)的時(shí)鐘焊盤(pán)PCD。然而，配置時(shí)鐘焊盤(pán)PCD的位置不需要一定在與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)地連續(xù)配置的數(shù)據(jù)焊盤(pán)PD群的中央的位置，例如，如圖6所示，也可以在與輸入數(shù)據(jù)位D6對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD和與輸入數(shù)據(jù)位D7對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD的之間配置。也就是說(shuō)，作為時(shí)鐘信號(hào)的供給源的時(shí)鐘焊盤(pán)PCD，以?shī)A入作為輸入數(shù)據(jù)位的供給源的數(shù)據(jù)焊盤(pán)PD之間的方式配置在半導(dǎo)體芯片上即可。通過(guò)這樣的數(shù)據(jù)焊盤(pán)PD以及時(shí)鐘焊盤(pán)PCD的配置，能夠縮短在時(shí)鐘布線長(zhǎng)度最長(zhǎng)的時(shí)鐘信號(hào)路徑中的布線長(zhǎng)度，所以能夠?qū)崿F(xiàn)針對(duì)最大時(shí)鐘脈沖相位差量的降低。
[0064] LSI設(shè)計(jì)輔助裝置進(jìn)行設(shè)定，使得如圖7所示，在與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD的附近，配置與數(shù)據(jù)焊盤(pán)PD分別對(duì)應(yīng)的延遲電路51～516以及FF31～FF316，在時(shí)鐘焊盤(pán)PCD的附近配置反相器1，在各個(gè)FF31～FF316的附近配置反相器21～216，而且配置延遲時(shí)間設(shè)定部4(步驟S2)。
[0065] 其次，LSI設(shè)計(jì)輔助裝置設(shè)定布線圖案，使得如圖7所示，連接數(shù)據(jù)焊盤(pán)PD、延遲電路5以及FF3之間，連接延遲時(shí)間設(shè)定部4和延遲電路5之間，連接時(shí)鐘焊盤(pán)PCD以及反相器1之間，連接各FF31～FF316以及反相器21～216之間，用時(shí)鐘布線CLL連接反相器1以及各個(gè)反相器21～216之間(步驟S3)。
[0066] 其次，LSI設(shè)計(jì)輔助裝置，按每個(gè)FF31～FF316測(cè)量時(shí)鐘布線CLL的布線長(zhǎng)度，求出與每個(gè)FF31～FF316的各布線長(zhǎng)度對(duì)應(yīng)的、基于寄生電容以及電阻的布線延遲時(shí)間HDT1～HDT16(步驟S4)。
[0067] 其次，LSI設(shè)計(jì)輔助裝置，按每個(gè)上述的布線延遲時(shí)間HDT1～HDT16，算出與其布線延遲時(shí)間HDT的1/2的延遲時(shí)間對(duì)應(yīng)的恒流偏置電壓CP1～CP16以及CN1～CN16(步驟S5)。
[0068] 其次，LSI設(shè)計(jì)輔助裝置為了生成在步驟S5中算出的恒流偏置電壓CP1～CP16以及CN1～CN16，進(jìn)行延遲時(shí)間設(shè)定部4的元件構(gòu)筑(步驟S6)。例如，LSI設(shè)計(jì)輔助裝置，作為延遲時(shí)間設(shè)定部4，構(gòu)筑用于分別輸出恒流偏置電壓CP1～CP16以及CN1～CN16的MOS構(gòu)造的晶體管。另外，LSI設(shè)計(jì)輔助裝置，由偏置電壓生成電路和16系統(tǒng)的多路復(fù)用器形成延遲時(shí)間設(shè)定部4，該偏置電壓生成電路生成由分別不同的電壓值構(gòu)成的多個(gè)恒流偏置電壓，該多路復(fù)用器從這些多個(gè)恒流偏置電壓中選擇一個(gè)來(lái)作為恒流偏置電壓CP(CN)輸出。此時(shí)，LSI設(shè)計(jì)輔助裝置進(jìn)行各多路復(fù)用器的布局的修正，使得固定選擇在上述步驟S5中算出的恒流偏置電壓。
[0069] LSI設(shè)計(jì)輔助裝置，根據(jù)按每個(gè)上述布線延遲時(shí)間HDT1～HDT16算出的布線延遲時(shí)間HDT的1/2的延遲時(shí)間，進(jìn)行設(shè)置在各個(gè)延遲電路51～516上的可變延遲緩沖器53的電容器C1以及C2的元件構(gòu)筑(步驟S7)。即、LSI設(shè)計(jì)輔助裝置，在上述的恒流偏置電壓CP以及CN供到可變延遲反相器IV1(IV2)時(shí)，如圖3所示，設(shè)定第1金屬布線ML1以及第2金屬布線ML2的布線長(zhǎng)度、或者根數(shù)，使得一組的可變延遲反相器IV以及電容器C成為具有[HTD/2]的延遲時(shí)間的延遲單元。或者，也可根據(jù)恒流偏置電壓CP以及CN，對(duì)預(yù)先初始設(shè)定的第1金屬布線ML1以及第2金屬布線ML2的布線長(zhǎng)度、或者根數(shù)進(jìn)行修正。另外，在各個(gè)數(shù)據(jù)焊盤(pán)PD的附近形成有如圖7所示的接地金屬布線GL，沿該接地金屬布線GL形成如圖3所示的電容器C1以及C2。
[0070] 如上所述，通過(guò)芯片布局處理，例如即使每個(gè)FF31～FF316的時(shí)鐘布線長(zhǎng)度不同，也能夠構(gòu)筑出如圖1所示的不產(chǎn)生時(shí)鐘脈沖相位差的時(shí)鐘同步型的數(shù)據(jù)取入部。
[0071] 在上述實(shí)施方式中，根據(jù)每個(gè)FF31～FF316的布線延遲時(shí)間HDT1～HDT16，對(duì)各個(gè)延遲電路51～516的可變延遲緩沖器53的延遲時(shí)間分別進(jìn)行調(diào)整，從而使時(shí)鐘脈沖相位差大致為0。可是，如果各個(gè)FF31～FF316的保持時(shí)間以及準(zhǔn)備時(shí)間處于規(guī)定的范圍內(nèi)，也可只使用布線延遲時(shí)間HDT1～HDT16中的一個(gè)，將各個(gè)延遲電路51～516的可變延遲緩沖器53的延遲時(shí)間全部調(diào)整為同一值。
[0072] 圖8是表示鑒于所涉及的問(wèn)題點(diǎn)而作出的如圖1所示的數(shù)據(jù)取入部的另一例的圖。
[0073] 在圖8所示的構(gòu)成中，替代圖7所示的延遲時(shí)間設(shè)定部4采用延遲時(shí)間設(shè)定部40，對(duì)于各個(gè)延遲電路51～516的可變延遲緩沖器53，供給共同的恒流偏置電壓CP以及CN，除了這些之外的其他的構(gòu)成與圖7所示的 構(gòu)成相同。此時(shí)，延遲時(shí)間設(shè)定部40生成對(duì)應(yīng)于針對(duì)各個(gè)延遲電路51～516的延遲量的恒流偏置電壓CP以及CN，并將其供給各個(gè)延遲電路51～516的可變延遲緩沖器53。
[0074] 在此，在采用圖8所示的構(gòu)成時(shí)，LSI設(shè)計(jì)輔助裝置，代替圖4，根據(jù)如圖9所示的芯片布局流程，執(zhí)行該數(shù)據(jù)取入部的芯片布局處理。
[0075] 首先，LSI設(shè)計(jì)輔助裝置，根據(jù)如圖8所示的數(shù)據(jù)取入部的電路圖數(shù)據(jù)，如圖5或圖6所示，設(shè)定與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD、以及與輸入時(shí)鐘信號(hào)CLK對(duì)應(yīng)的各個(gè)時(shí)鐘焊盤(pán)PCD在芯片上的設(shè)置位置(步驟S11)。
[0076] 其次，LSI設(shè)計(jì)輔助裝置進(jìn)行設(shè)定，使得如圖10所示，在與各個(gè)輸入數(shù)據(jù)位D1～D16對(duì)應(yīng)的數(shù)據(jù)焊盤(pán)PD的附近，配置與各個(gè)數(shù)據(jù)焊盤(pán)PD對(duì)應(yīng)的延遲電路51～516以及FF31～FF316，在時(shí)鐘焊盤(pán)PCD的附近配置反相器1，在各個(gè)FF31～FF316的附近配置反相器21～216，另外，還配置延遲時(shí)間設(shè)定部40(步驟S12)。
[0077] 其次，LSI設(shè)計(jì)輔助裝置設(shè)定布線圖案，使得如圖10所示，連接數(shù)據(jù)焊盤(pán)PD、延遲電路5以及FF3之間，連接延遲時(shí)間設(shè)定部40和延遲電路5之間，連接時(shí)鐘焊盤(pán)PCD以及反相器1之間，連接各FF31～FF316以及反相器21～216之間，利用時(shí)鐘布線CLL連接反相器1以及各個(gè)反相器21～216之間(步驟S13)。
[0078] 其次，LSI設(shè)計(jì)輔助裝置，按每個(gè)FF31～FF316來(lái)測(cè)量時(shí)鐘布線CLL的布線長(zhǎng)度，求出與各個(gè)布線長(zhǎng)度的中間的布線長(zhǎng)度對(duì)應(yīng)的、基于寄生電容以及電阻的布線延遲時(shí)間HDT(步驟S14)。
[0079] 其次，LSI設(shè)計(jì)輔助裝置，算出與上述的布線延遲時(shí)間HDT的1/2的延遲時(shí)間對(duì)應(yīng)的恒流偏置電壓CP以及CN(步驟S15)。
[0080] 其次，LSI設(shè)計(jì)輔助裝置，為了生成在步驟S15中算出的恒流偏置電壓CP以及CN，進(jìn)行延遲時(shí)間設(shè)定部40的元件構(gòu)筑(步驟S16)。例如，由偏置電壓生成電路和多路復(fù)用器形成延遲時(shí)間設(shè)定部40，該偏置電壓生成電路生成由分別不同的電壓值構(gòu)成的多個(gè)恒流偏置電壓，該多路復(fù)用器從這些多個(gè)恒流偏置電壓中選擇一個(gè)來(lái)作為恒流偏置電壓CP以及CN輸出。此時(shí)，LSI設(shè)計(jì)輔助裝置進(jìn)行多路復(fù)用器的布局的修正，使得固定選擇在上述步驟S15中算出的恒流偏置電壓。
[0081] 其次，LSI設(shè)計(jì)輔助裝置，算出上述的布線延遲時(shí)間HDT的1/2的延遲時(shí)間，構(gòu)筑被設(shè)置在各個(gè)延遲電路51～516上的可變延遲緩沖器53的各個(gè)電容器C1以及C2的元件，使得各自成為具有[HDT/2]的延遲時(shí)間的延遲單元(步驟S17)。即、LSI設(shè)計(jì)輔助裝置，在上述的恒流偏置電壓CP以及CN供到可變延遲反相器IV1(IV2)時(shí)，如圖3所示，設(shè)定各個(gè)第1金屬布線ML1以及第2金屬布線ML2的布線長(zhǎng)度、或者根數(shù)，使得一組的可變延遲反相器IV以及電容器C成為具有[HTD/2]的延遲時(shí)間的延遲單元?；蛘?，也可根據(jù)恒流偏置電壓CP以及CN，對(duì)預(yù)先初始設(shè)定的第1金屬布線ML1以及第2金屬布線ML2的布線長(zhǎng)度、或者根數(shù)進(jìn)行修正。
[0082] 根據(jù)如圖9所示的芯片布局處理，全部的延遲電路51～516成為具有在時(shí)鐘布線長(zhǎng)度為最大的時(shí)鐘信號(hào)路徑中的布線延遲時(shí)間、和時(shí)鐘布線長(zhǎng)度為最小的時(shí)鐘信號(hào)路徑中的布線延遲時(shí)間的中間的延遲時(shí)間的延遲單元。
[0083] 根據(jù)該構(gòu)成，例如即使每個(gè)FF31～FF316的時(shí)鐘布線長(zhǎng)度不同，各FF3根據(jù)動(dòng)作保證內(nèi)的保持時(shí)間以及準(zhǔn)備時(shí)間，也能夠進(jìn)行與時(shí)鐘信號(hào)對(duì)應(yīng)的數(shù)據(jù)取入。
[0084] 此時(shí)，如果采用如圖8所示的構(gòu)成，用于向延遲電路51～516傳輸恒流偏置電壓CP以及CN的布線只需2根，所以如圖1以及圖7所示，與采用用于傳輸恒流偏置電壓CP1～CP16以及CN1～CN16的布線需要32根這樣的構(gòu)成相比，可減小占有的芯片面積。
[0085] 在如圖8以及圖10所示的構(gòu)成，對(duì)于時(shí)鐘布線CLL的布線長(zhǎng)度為最大的FF31以及FF316的每一個(gè)、和時(shí)鐘布線CLL的布線長(zhǎng)度為最小的FF38以及FF39的每一個(gè)而言，時(shí)鐘脈沖相位差的量會(huì)不同。
[0086] 于是，為抵消因該布線長(zhǎng)度的不同而導(dǎo)致的偏移，也可在延遲電路5以及FF3之間、反相器2以及FF3之間插入延遲元件。
[0087] 圖11是表示鑒于所涉及的問(wèn)題點(diǎn)而作出的如圖10所示的構(gòu)成的變形例的圖。
[0088] 在如圖11所示的構(gòu)成中，將延遲元件DL1～DL7分別插入至延遲電路52～58以及FF32～FF38之間，將延遲元件DL11～DL17分別插入至延遲電路515～59以及FF315～FF39之間。而且，將延遲元件DLC1～DLC7分別插入至反相器22～28以及FF32～FF38之間，將延遲元件DLC11～DLC17分別插入至反相器215～29以及FF315～FF39之間。對(duì)于時(shí)鐘布線CLL的布線長(zhǎng)度為最大的FF31以及FF316，不插入這樣的延遲元件。
[0089] 在此，延遲元件DL1以及DLC1的各個(gè)是具有與由反相器1以及21之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間亦即最大布線延遲時(shí)間和由反相器1以及22之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。而且，延遲元件DL2以及DLC2的各個(gè)是具有與上述的最大布線延遲時(shí)間和由反相器1以及23之間的布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。而且，延遲元件DL3以及DLC3的各個(gè)是具有與上述的最大布線延遲時(shí)間和由反相器1以及24之間的布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。而且，延遲元件DL11以及DLC11的各個(gè)是具有與由反相器1以及216之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間亦即最大布線延遲時(shí)間和由反相器1以及215之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。延遲元件DL12以及DLC12的各個(gè)是具有與上述的最大布線延遲時(shí)間和由反相器1以及214之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。延遲元件DL13以及DLC13的各個(gè)是具有與上述的最大布線延遲時(shí)間和由反相器1以及213之間的時(shí)鐘布線CLL所引起的布線延遲時(shí)間的時(shí)間差對(duì)應(yīng)的延遲時(shí)間的延遲元件。作為這些延遲元件DL1～DL7、DLC1～DLC7、DL11～DL17以及DLC11～DLC17，也可通過(guò)串聯(lián)連接如反相器、或門電路以及與門電路這樣的邏輯元件，得到相當(dāng)?shù)难舆t量。
[0090] 根據(jù)如圖11所示的構(gòu)成，可使全部的FF31～FF316的時(shí)鐘脈沖相位差大致為0，所以與如圖10所示的構(gòu)成相比，能夠提高針對(duì)保持時(shí)間以及準(zhǔn)備時(shí)間的余量。
[0091] 在如圖2所示的可變延遲緩沖器53中，為了取得與布線延遲時(shí)間對(duì)應(yīng)的延遲時(shí)間，利用可變延遲反相器IV1以及電容器C1承擔(dān)布線延遲時(shí)間的50％的延遲，利用可變延遲反相器IV2以及電容器C2承擔(dān)余下的50％的延遲，但是，該分配并不限于50％。也就是說(shuō)，給可變延遲反相器IV1以及電容器C1分配上述布線延遲時(shí)間的N％(N為正的實(shí)數(shù))的延遲時(shí)間，給可變延遲反相器IV2以及電容器C2分配布線延遲時(shí)間的(100-N)％的延遲時(shí)間即可。
[0092] 而且，在如圖2所示的可變延遲緩沖器53中，為了使數(shù)據(jù)的上升沿部以及下降沿部的雙方的延長(zhǎng)時(shí)間為相同的時(shí)間，所以串聯(lián)連接2個(gè)可變延遲反相器IV1以及IV2，但是也可采用串聯(lián)連接1個(gè)或3個(gè)以上的可變延遲反相器IV的構(gòu)成。此時(shí)，相對(duì)于作為充放電控制部的可變延遲反相器IV的個(gè)數(shù)K(K：正整數(shù))，充放電控制部IV以及電容器C的一組的延遲量為由時(shí)鐘布線長(zhǎng)度所確定的延遲量的1/K。
[0093] 而且，在上述的實(shí)施例中，將數(shù)據(jù)焊盤(pán)PD作為輸入數(shù)據(jù)位D1～D16的供給源，但是也可將上級(jí)的鎖存電路(觸發(fā)器)作為供給源。
[0094] 另外，在圖1或圖8所示的延遲電路5中，在可變延遲緩沖器53的前級(jí)連接反相器51，在可變延遲緩沖器53的后級(jí)連接反相器52，但是這些反相器51、可變延遲緩沖器53以及反相器52的排列順序并不限于所涉及的形式。例如，也可以直接連接反相器51以及反相器52，在其前級(jí)設(shè)置可變延遲緩沖器53，或也可以直接連接反相器51和反相器52，在其后級(jí)設(shè)置可變延遲緩沖器53。
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